CN100386753C

CN100386753C - 脉冲串长度比预取长度短的存储器系统

Info

Publication number: CN100386753C
Application number: CNB038115344A
Authority: CN
Inventors: J·岛德; H·答维德
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2002-03-22
Filing date: 2003-03-11
Publication date: 2008-05-07
Anticipated expiration: 2023-03-11
Also published as: AU2003213840A1; US6795899B2; TWI246648B; KR100633828B1; WO2003083662A2; AU2003213840A8; US20030182513A1; WO2003083662A3; EP1488323A2; DE60336212D1; CN1656463A; EP1488323B1; ATE500554T1; HK1068181A1; KR20040106303A; TW200401189A

Abstract

在某些实施例中，本发明包括一种系统，该系统具有存储控制器、总线以及第一和第二存储器设备。存储控制器请求读和写操作并以脉冲串长度操作。第一和第二存储器设备通过总线与存储控制器相耦合，第一和第二存储器设备各自具有比脉冲串长度大的预取长度，但以脉冲串长度执行所请求的读和写操作。描述并要求其它实施例。

Description

脉冲串长度比预取长度短的存储器系统

技术领域

本发明涉及计算机存储器系统，并且更具体地说，涉及具有一种存储控制器的计算机存储器系统，该存储控制器可以以比相应存储器的预取长度短的脉冲串长度读或写数据块。

背景技术

计算机系统一般包括可从中读或写数据的存储器设备。存储相对大量数据的通用存储器设备是动态随机存取存储器(DRAM)。DRAM的例子包括同步DRAM(SDRAM)和两倍数据速率的SDRAM(DDR DRAM)。用于DDR-II DRAM(下一代DDR DRAM)的规范正在定案。其它同步DRAM包括Rambus RDRAM。存在不同于DRAM的各种类型存储器，包括静态随机存取存储器(SRAM)。其它类型的存储器正在开发。

存储控制器发出写请求和读请求到DRAM。存储控制器和DRAM通过总线相耦合，该总线传送写或读数据。响应写请求时要存储的数据可来源于处理器或其它芯片。响应读请求时由DRAM提供的数据可由处理器或其它芯片使用。存储控制器可处在一个与处理器分开的芯片中或者可在与处理器相同的芯片上。

脉冲串长度(burst length)是响应写或读命令和相应的起始地址时存储在存储磁心中或从存储磁心取回的数据块的数量。在SDRAM情况下每个块与的整个时钟周期相关联，而在诸如DDR和DDR II DRAM这样的两倍数据速率DRAM情况下与半个时钟周期相关联。在每个块中有许多并行的数据位。DRAM具有一个磁心预取长度，它是通过单一写或读操作写入或者从磁心取回数据的时钟周期(在SDRAM情况下)或者半个周期(在DDR DRAM情况下)的数量。术语预取(prefetch)既用于指写到存储磁心也用于指从磁心读。

SDRAM和DDR DRAM具有可控脉冲串长度，而DDR-II DRAM将具有可控脉冲串长度。然而，这些存储器不具有或者不预期具有可控制的磁心预取长度。SDRAM具有1个时钟周期的预取长度并允许1、2或4个时钟周期的脉冲串长度。因此，如果脉冲串长度是1，对于每个写或读命令只有一个预取操作。如果脉冲串长度是2，对于每个写或读命令有两个预取操作。如果脉冲串长度是4，则对于每个写或读命令有四个预取操作。DDR DRAM具有2个半个时钟周期的预取长度并允许2、4和8个半个时钟周期的脉冲串长度。因此，如果脉冲串长度是2，对于每个写或读命令只有一个预取操作。如果脉冲串长度是4，对于每个写或读命令有两个预取操作。如果脉冲串长度是8，对于每个写或读命令有四个预取操作。DDR-II DRAM将具有4和8个半个时钟周期的脉冲串长度以及4个半个时钟周期的预取长度。因此，如果脉冲串长度是4，对于每个写或读命令只有一个预取操作。如果脉冲串长度是8，对于每个写或读命令有两个预取操作。

预期将在某一天会有具有预取长度为8的DRAM(这可能是目前并不存在的DDR-III DRAM)。随后当结合预期脉冲串长度为4的存储控制器使用预取长度为8的DRAM时将出现一个问题。下面的揭示提供对这个问题的解决方案。

已经以交错方式通过动态地控制输出驱动器使能来使用存储器设备。已使用一个引脚以交错方式来控制一个存储器相对于另一个存储器的输出使能。存储器设备在读操作期间或者在屏蔽数据时具有三态驱动器。

附图说明

通过下面给出的详细描述并通过本发明实施例的附图将更全面地理解本发明，不过，不应当将本发明限制于所述实施例，它们仅用于说明和理解。

图1是方框图，表示按照本发明某些实施例的包括处理器、存储控制器和存储器的计算机系统。

图2是方框图，表示按照本发明某些实施例的包括处理器、包括在处理器内的存储控制器以及存储器的计算机系统。

图3是时序图，示出在不使用本发明时的时钟、读命令和DATA(数据)信号。

图4是时序图，示出有关读操作的本发明某些实施例的某些方面。

图5是方框图，表示按照本发明某些实施例的包括存储控制器和两个存储器设备的系统。

图6是时序图，示出有关读操作的本发明某些实施例的某些方面。

图7是方框图，表示按照本发明某些实施例的存储器设备的附加细节。

图8是方框图，表示按照本发明某些实施例的、可作为交错存储器操作中某一编组而操作的多个存储器设备。

图9是时序图，示出有关读操作的本发明某些实施例的某些方面。

图10是时序图，示出写操作的本发明某些实施例的某些方面。

图11是方框图，表示按照本发明某些实施例的包括存储控制器、两个存储器设备和BIOS的系统。

具体实施方式

本发明包括一个计算机系统，其中存储控制器可以以比相应存储器的预取长度短的脉冲串长度读或写数据块。

图1例示包括存储器14的计算机系统10。存储器14可代表在一个或多个存储器模块上的单个存储器设备或者多个存储器设备。存储器设备可以是DRAM诸如上述DRAM之一，或者是某些其它种类的存储器。存储控制器18通过总线16提供数据给存储器14并响应于读请求从存储器14取回数据。可通过导线(conductor)而不是总线16或者通过总线16为存储器14提供命令和/或地址。控制器18可从处理器24或其它芯片接收要存储在存储器14中的数据。控制器18可将它从存储器14接收的数据提供给处理器24或其它芯片。控制器18处在集线器(hub)20中，它有时称为存储控制器集线器或者芯片组中的北桥。总线18可以是双向总线或者单向总线。总线16可包括许多并行导线。总线18可能是多点总线(multidrop bus)，包括一个或多个点到点的导线，或者可能是某些其它类型的总线。信号可能是差分的或者是单端的。尽管只示出一个处理器，但可在多处理器系统中使用本发明。

图2例示一个计算机系统30，它与系统10相似，但其中控制器18包括在处理器32中。

图3是时序图，示出在没有本发明的情况下，如果存储控制器在脉冲串长度为4且存储器具有为8的预取长度的情况下工作可能会发生什么。读命令RdA请求数据A。某些数量的时钟周期过后(精确的数量不重要)，从存储器预取八个块A0-A7。数据A的八个块被驱动到外部总线上，但进行请求的存储控制器只使用最先的四个块A0-A3。同样，进行请求的存储控制器只使用数据B的八个块B0-B7的最先的四个。这可能导致存储控制器忽略块A4-A7及B4-B7或者更差，它可能导致总线上的竞争，因为存储控制器认为读请求已经完成，但数据却仍在总线上。至少在图3的方法中丢失了一半的带宽。在写命令的情况下，存储器预期八个块，但只接收到4个块，因此可能不能有效地使用一半存储器并可能在总线存在竞争。

本发明包括允许存储控制器以比存储器的预取长度短的脉冲串长度操作的技术。对于读操作，这可以通过对于存储控制器不预期接收的那些预取块禁止存储器设备输出驱动器来完成。例如，在图4中，时序图例示读命令Rd A和Rd B。在Rd A命令之后某些数量的半个时钟周期，存储器设备预取块A0-A7的数据。图4的“内部到存储器的数据(DATA internal to memory)”部分示出进入驱动器的块。使能驱动器，因此块A1-A4被输出到外部总线上，但在输出块A4-A7期间禁止驱动器。响应于读请求Rd B，块B0-B7的情况是相同的。注意，实际上，在读请求的时刻与预取块的时刻之间可存在比在图3，4，6和9中所示更多的时钟周期。然而，在图中的空间限制不允许在读请求与正应用于驱动器的块之间更大的间隔。

通过交错存储器设备(每个设备具有与图4相似的操作)的输出，可以达到大的带宽利用率。图5示出一个用于完成这种做法的系统，但本发明不限于图5的细节。存储器设备0和存储器设备1包括在存储器14中。存储器设备0和1可能在不同的行列(rank)中，但本发明不限于与多个行列一起使用。存储器设备0和1可能在相同或不同的存储器模块上。存储器设备0和1可能在相同芯片上，或者在不同芯片上。存储器14可只包括设备0和1，或者可包括附加的存储器设备。

图5的系统的操作，可以参考图6，9和10的时序图来说明。在图6中，CLK是时钟信号，CMD代表由控制器18提供给存储器14的命令；“内部到存储器0的数据”是提供给输出驱动器54的数据块，“内部到存储器1的数据”是提供给输出驱动器56的数据块；而“在外部总线16上的数据”是从驱动器54和56输出的数据。在图6中，将读命令Rd A和Rd C提供给存储器设备0并将读命令Rd B和Rd D提供给存储器设备1。在收到Rd A命令之后的某个时刻，由存储器设备1的磁心72以预取长度为8预取数据A并作为数据块A0-A7提供给驱动器54。(如注意到的，在读命令与数据块之间的CLK的半个周期的数量可能大于在图6中所示的。)

控制逻辑58使能驱动器54以输出块A1-A4，但在将A4-A7提供给驱动器54的时间期间禁止驱动器54。因此，只有块A0-A3输出到总线16上。在收到Rd

B命令之后的某个时刻，由存储器设备1的磁心78以预取长度为8预取数据B并作为数据块B0-B7输出到驱动器56。控制逻辑60使能驱动器56以输出块B0-B3，但在将B4-B7提供给驱动器56的时间期间禁止驱动器56。因此，只有块B0-B3输出到总线16上。同样，响应于读请求Rd C，由磁心72以预取长度为8预取数据C，并作为数据块C0-C7提供给驱动器54，其中使能输出块C0-C3，但禁止输出块C4-C7。响应于读请求Rd D，由磁心78以脉冲串长度为8预取数据D，并作为数据块D0-D7提供给驱动器56，其中使能输出块D0-D3，但禁止输出块D4-D7。如可以在图6中看到的，仅以交错方式在总线16上输出块A0-A3，B0-B3，C0-C3和D0-D3，这是控制器18预期的。

在某些实施例中，在预取为8的情况下诸如A2的地址位可以用于选择是从保存八个块宽数据的存储器磁心的较低部分还是从较高部分读取或者写入块。因此，可以利用整个磁心，即使脉冲串长度小于预取长度。当然，本发明不限于使用为8的预取长度或者使用为4的脉冲串长度。而且，可以与具有与其预取长度相同的脉冲串长度的控制器一起使用存储器14。

图7示出可在本发明某些实施例中使用的附加细节，但本发明不限于这些细节。交付电路系统(delivery circuitry)106至少将某些来自磁心72的数据交付给驱动器54。在某些实施例中，电路系统106包括锁存器108和多路转换器(Mux)110，尽管本发明不限于此。磁心72可并行地预取块的位。仅作为一个例子，在X8设备中，磁心72可能预取64个位(具有纠错码(ECC)的72个位)，由锁存器108接收并由多路转换器110多路转换成8个块，每个块是8位宽且为期半个时钟周期。如果块A0-A7由多路转换器110提供给驱动器54，则仍可说块A0-A7是由磁心72预取的。将结合图10讨论图7的其它组件。当然，本发明不限于X8设备，预取特定宽度数据或者如在图7中所示的锁存和多路转换。

如提到的，设备0和1可能不是存储器14中的唯一的设备。例如，如在图8中所示，行列0包括设备01...0n而行列1包括设备11...1n。在某些实施例中，在一个行列中的每个设备响应于读请求并将一些数据提供到总线16或者响应于写请求并存储在总线上的一些数据，尽管本发明不限于这种安排。在存储器模块0中所示的是行列0，而在存储器模块1中所示的是行列1，但不是要求的。行列0和1可能在相同模块上。可能有附加的行列和模块，或者附加的模块但只有两个行列，或者附加的行列但只有两个模块。

在某些存储器中，在两个存储器设备之间存在转向延迟(turn-arounddelay)。转向延迟是在当一个存储器设备三态其输出驱动器与另一个设备开始驱动其输出到总线上的时候之间所要求的专用时间量。转向可以是协议专用的。图9是与图6非常相似的时序图，但在图9中包括转向时间。在图9中，在驱动器54停止驱动块A3的时刻与驱动器56开始驱动块B0的时候之间的延迟(例如，两个时钟半周期)。而且，在驱动器56停止驱动块B3的时刻与驱动器54开始驱动块C0的时刻之间，在驱动器54停止驱动块C3与驱动器56开始驱动块D0的时刻之间存在延迟。这些延迟反映在时序图的“在外部总线16上的数据”行中。

在图9中，不是由驱动器54输出的数据A与数据C的块分别示为A3，A3，A3和A3与C3，C3，C3和C3。同样，不是由驱动器56输出的数据B与数据D分别示为B3，B3，B3和B3与D3，D3，D3和D3。与图6相比，其中不是由驱动器54驱动的块是块A4-A7与C4-C7，以及不是由驱动器56驱动的是块B4-B7与D4-D7。重复地提供相同块给驱动器54和56的好处是它可减少冲击产生的震荡(ringing)和功率损耗。不过，在图9中，在驱动器54和56被禁止时提供给它们的块可与在图6中的相同，并且在图6中，在它们被禁止时提供给它们的块可与在图9中的相同。也就是说，无论是否包括转向时间，可以重复地提供或者可以不重复地提供相同块(例如，A3，A3，A3，A3，A3)。还可替换地，为进一步减少功率，对于那些将不输出的块，磁心可不提供任何内容。尽管在块A0-A3，B0-B3，C0-C3和D0-D3之间在总线16之间存在间隙，但是从不同存储器读取的数据块在总线16上可以说是交叉存取。

图10例示由图5的实施例执行的写命令。控制器18将写命令Wr A和Wr C提供给存储器设备0以请求它写(存储)数据A和数据C。控制器18将写命令Wr B和Wr D提供给存储器设备1以请求它写数据B和数据D。数据A，B，C和D各自包括半个周期长度的四个块(A0-A3，B0-B3，C0-C3，D0-D3)。在总线16上的写数据是交叉存取的，其中是想要交替不同的设备。在总线16上将数据A和C提供给存储器设备0，以及在总线16上将数据B和D提供给存储器设备1。也可并行于这些目的用于其它存储器设备的块存在附加位(例如，见图8)。在发出Wr A命令之后某个时刻，块A0-A3由存储器设备0的接收器64接收。磁心72预期将八个块宽的数据写(存储)到磁心中。块A0-A3的数据被写在磁心72中，但要写的最后四个块(没有从总线16接收)的数据被屏蔽，因此没有存储那些块。(如注意到的，一个地址位，例如位A2，可以控制将四个块A0-A3写到从其中预取八个块的低半还是高半部分中)。

在发出Wr B之后的某个时刻，块B0-B3由存储器设备1的接收器66接收。块B0-B3的数据被写在磁心78中，但要写的最后四个块(没有从总线16接收)的数据被屏蔽，因此没有存储那些块。以相似的方式，块C0-C3和D0-D3分别被写到磁心72和78中。在某些实施例中，在数据A与数据B，数据B与数据C，数据C与数据D之间在总线16上可存在间隙。

图7示出可在本发明的某些实施例中使用的附加细节，但本发明不限于这些细节。交付电路系统120至少将来自接收器64的一些数据交付给磁心72。在某些实施例中，电路系统120包括多路分解器122，它取由接收器64接收的数据信号(例如A0-A3)并将它们转换成由锁存器124接收的较宽的信号。锁存的128的输出是由驱动器128驱动到磁心72中的读、写和屏蔽电路系统116。注意，从驱动器128到锁存器108的路径不必与外面的读、写和屏蔽电路系统116合并起来。相反，这些可以是完全独立的路径。多路分解器130接收屏蔽信号，它可能是来自控制器18通过数据屏蔽(DM或DQM)衰减器(pad)或者可能通过某些其它机制接收的串行数据屏蔽信号。多路分解器130可将这个串行数据屏蔽信号转换成并行数据屏蔽信号，后者被施加到逻辑或电路系统(logical ORing circuitry)132。逻辑或电路系统132改变要被屏蔽的存储器的下部或者上部，取决于一个地址位(例如在预取为8的情况下A2)的状态。数据屏蔽可自动地在控制逻辑58的控制下执行，而不是通过外部数据屏蔽衰减器及相关的屏蔽信号。在这些实施例中，通过DM衰减器的数据屏蔽信号可以表示在实际接收的块中的任何字节是否需要被屏蔽。

控制逻辑58可以控制下列一项或多项：使能还是禁止驱动器54，锁存器108是否重复地提供相同块(例如，A0-A8或A0，A1，A2，A3，A3，A3，A3和A3)，或电路系统132是否提供屏蔽信号，磁心72响应于读它们或只读它们的一部分时是否提供所有块。

图11示出在本发明的某些实施例中使用的附加细节，但本发明不限于这些细节。在某些实施例中，控制逻辑58包括寄存器156而控制逻辑60包括寄存器158。寄存器156和158表示，可能尤其是，存储器设备0和1处在脉冲串长度与预取长度是相同的一个模式中，或者处在它们是不同的一个模式中。如果为此目的只在每个寄存器156和158中使用一个位，则那个位的一个状态可表示控制器18具有为4的脉冲串长度，而另一个状态可表示为8的脉冲串长度，或者如果可适用的话其它值。在某些实施例中，可能在控制器18中有一个寄存器146，表示存储器设备0和1的预取长度，但那不是必要的。寄存器146可能用于表示控制器18是否完全与设备0和1一起使用，或者寄存器146可能用于改变控制器18的内部操作，从而它可以有效地与存储器设备0和1接口。在某些实施例中，控制器18仅以一个存储器预取长度运行，而在其它实施例中，控制器18可以适合以不同的存储器预取长度运行。

注意，寄存器146、156和158不必具有与脉冲串长度或预取长度相同的数量。相反，在寄存器中的值可通过使控制器18或存储器设备0和1表现得与预取长度和脉冲串长度一致来间接地表示脉冲串长度或预取长度。可通过BIOS140(基本输入输出系统)通过导线142和144完成寄存器146、156和158的设置。导线142和144也可用于其它目的。BIOS 140可检测控制器18的脉冲串长度和存储器设备0和1的预取长度，例如在起动时。BIOS 140代表硬件和固件或软件。寄存器156和158可通过控制器18来控制。系统可能具有寄存器156和158而没有寄存器146，或者它可能包括寄存器146而没有寄存器156和158，或者它可能包括寄存器146，156和158。控制器18的脉冲串长度可以通过某些机制而不是寄存器156和158来表示。脉冲串长度不必是可变的，但这使系统能够更通用。

在某些实施例中，可能以不同的脉冲串长度读和写。例如，在预取长度为8的情况下，可能以脉冲串长度为8来写，而可能以脉冲串长度为4来读(或者反之亦然)。在那种情况下，一半被写的数据将不被自动地屏蔽。如另一个例子，可能以脉冲串长度为4来读，可能以脉冲串长度为8来写，而预取长度为16。可能在寄存器156和158中表示这些。

控制器18的操作可依赖于其脉冲串长度和存储器设备0和1的预取长度而变化。如在图6，9和10中所例示的，在脉冲串长度为4和预取为8的情况下，在到同一存储器设备的数据与来自它的数据之间存在实际的间隙，因为长度为4与长度为8之间的不同。通过交错存储器设备操作，保持总线相对地满。在脉冲串长度为4和预取长度为4的情况下，控制器18可产生背对背命令(backto back command)到同一存储器设备。但是，对于背对背命令可存在间隙，即使在脉冲串长度为4和预取长度为4的情况下。相对于读和写命令的设备选择信号的状态，以及读与写命令的间隔与顺序可能根据脉冲串长度和预取长度而改变。

地址和/或控制信号可通过总线16或者通过导线152来提供。读，写和屏蔽信号是控制信号的例子。可在地址和控制电路系统148中产生地址和控制信号并通过驱动器150提供它们。设备选择信号也可认为是控制信号并可在导线152上传送。设备选择是可选的并可通过其它手段来完成。整个设备的行列可用一个单一的设备选择信号来选择。这样，控制器18可控制如所述的设备的交叉存取。可使用其它方法控制设备的交叉存取。

在图4，6，9和10中，内部到存储器设备的块和在总线16上的块被示为相互排成行。实际上，它们可能没有对齐，相差半个时钟周期或更多。

这些图目的是简化表示。在例如所例示的导线上例示的组件之间，可存在附加的结构(例如，锁存器，缓冲器，控制电路系统和其它电路系统)。

在某些实施例中，处理器，存储控制器和存储器可相互堆叠。例如，存储器14的芯片可堆叠在控制器18上，后者可堆叠在处理器24上。在一个堆叠化系统的情况下，可能不使用集线器20。而且，在某些堆叠化实施例中，存储控制器在处理器中。

实施例是本发明的实现或例子。在说明书中对“实施例(an embodiment)”、“一个实施例(one embodiment)”、“某些实施例(some embodiments)”或“其它实施例(other embodiments)”的引用指结合包括在至少某些实施例中的实施例描述的特定特征、结构或特性，但不必是本发明的所有实施例。各种表述实施例(an embodiment)”、“一个实施例(one embodiment)”或“某些实施例(someembodiments)”不必全部指相同的实施例。

如果说明书陈述组件、特征、结构或特性“可能(may)”、“可能(might)”或“可能(could)”被包括，则不要求包括该特定的组件、特征、结构或特性。如果说明书或权利要求引用“一(a)”或“一(an)”元素，则不是指只有一个元素。如果说明书或权利要求提到“一个附加的(an additional)”元素，则不排除可存在多于一个附加的元素。

本发明不限于在些列出的特定细节。确实，那些具有本揭示的利益的、在本领域中熟练技术人员将意识到，可在本发明的范围内作出来自前述描述和附图的许多其它变体。因此，所附包括任何对其的修正的权利要求书定义本发明的范围。

Claims

1.一种系统，其特征在于，包括：

存储控制器，请求读操作并以脉冲串长度操作；

总线；以及

通过总线耦合到存储控制器的第一、第二存储器设备，其中第一、第二存储器设备各自包括：

磁心，为读操作预取与预取长度相等数量的块的数据；

耦合到总线的输出驱动器，为读操作输出预取到的数据的一些块；

交付电路系统，将来自磁心的至少一些预取数据提供给输出驱动器；以及

控制逻辑，使得所述输出驱动器输出与所述脉冲串长度相等数量的预取到的数据块，否则禁用所述输出驱动器；

其中，在执行读操作时，输出驱动器只输出与脉冲串长度相等数量的预取数据块。

2.如权利要求1所述的系统，其特征在于，所述交付电路系统为读操作交付所有从磁心预取到的数据。

3.如权利要求1所述的系统，其特征在于，所述交付电路系统为读操作只交付部分从磁心预取到的数据。

4.如权利要求1所述的系统，其特征在于，所述控制逻辑的使能是根据第一、第二存储器设备的模式而选择的，且其中在一个模式中，所述第一、第二存储器设备好象脉冲串长度小于所述预取长度那样操作，而在另一个模式中，第一、第二存储器设备好象脉冲串长度等于所述预取长度那样操作。

5.如权利要求4所述的系统，其特征在于，还包括BIOS，且其中所述模式是由包括在控制逻辑中的寄存器控制的，而寄存器是由BIOS控制的。

6.如权利要求1所述的系统，其特征在于，存储控制器请求写操作并以脉冲串长度进行操作，并且所述第一、第二存储器设备各自包括：

耦合到总线的接收器，接收用于写操作的数据块；

交付电路系统，提供来自所述接收器接收的、要写到所述磁心中的块，其中，所述磁心包括屏蔽电路系统，以屏蔽邻近接收到的块而写入的数据。

7.如权利要求6所述的系统，其特征在于，所述数据的屏蔽是选择性的，且其中所述第一、第二存储器设备包括控制逻辑，它根据第一、第二存储器设备的模式，控制数据的屏蔽是否发生，且其中，在一个模式中，第一、第二存储器设备好象脉冲串长度小于预取长度那样操作，而在另一个模式中，第一、第二存储器设备好象脉冲串长度等于预取长度那样操作。

8.如权利要求7所述的系统，其特征在于，还包括BIOS，且其中，所述模式是由包括在所述控制逻辑中的寄存器控制的，而寄存器是由BIOS控制的。

9.如权利要求1所述的系统，其特征在于，所述脉冲串长度是所述预取长度的一半，且其中第一、第二存储器设备以交错方式提供读数据。

10.如权利要求1所述的系统，其特征在于，第一、第二存储器设备可处于不同的模式，其中，在一个模式中，第一、第二存储器设备好象存储控制器以比预取长度小的脉冲串长度操作那样操作，而在另一个模式中，第一、第二存储器设备好象存储控制器以等于预取长度的脉冲串长度操作那样操作。

11.如权利要求10所述的系统，其特征在于，还包括BIOS，以控制第一、第二存储器设备处于哪一个模式中。

12.如权利要求1所述的系统，其特征在于，在由第一存储器设备输出的读数据的最后的块与由第二存储器设备输出的第一块读数据之间存在间隙。

13.如权利要求12所述的系统，其特征在于，因转向时间而使用间隙。

14.如权利要求1所述的系统，其特征在于，还包括附加的存储器设备，且其中，所述第一、第二存储器处于不同模块中的不同行列中。

15.一种存储器设备，其特征在于，包括：

磁心，为读操作预取与预取长度相等数量的数据块；

输出驱动器，为读操作输出预取到的数据的一些块；

第一交付电路系统，将来自磁心的至少一些数据提供给输出驱动器；

控制逻辑，使输出驱动器能够输出与脉冲串长度相等数量的预取数据块，并且当脉冲串长度小于预取长度时，对附加的预取到的数据块禁用所述输出驱动器。

16.如权利要求15所述的存储器设备，其特征在于，所述交付电路系统为读操作交付所有从磁心预取到的数据。

17.如权利要求15所述的存储器设备，其特征在于，所述交付电路系统为读操作只交付部分从磁心预取到的数据。

18.如权利要求15所述的存储器设备，其特征在于，所述控制逻辑的使能是根据存储器设备的模式而选择的，且其中在一个模式中，存储器设备好象脉冲串长度小于预取长度那样操作，而在另一个模式中，存储器设备好象脉冲串长度等于预取长度那样操作。

19.如权利要求18所述的存储器设备，其特征在于，所述模式是由包括在控制逻辑中的寄存器控制的。

20.如权利要求15所述的存储器设备，其特征在于，存储器设备包括：

耦合到总线的接收器，接收用于写操作的数据块；

第二交付电路系统，提供从接收器接收的、要写入磁心的块，其中所述磁心包括屏蔽电路系统，以屏蔽从邻近接收的块而写入的数据。

21.如权利要求20所述的存储器设备，其特征在于，所述数据的屏蔽是选择性的，且其中第一、第二存储器设备包括控制逻辑，它根据存储器设备的模式控制数据的屏蔽是否发生，且其中在一个模式中，存储器设备好象脉冲串长度小于预取长度那样操作，而在另一个模式中，存储器设备好象脉冲串长度等于预取长度那样操作。

22.一种系统，其特征在于，包括：

存储控制器，请求读和写操作并以第一脉冲串长度执行读操作而以第二脉冲串长度执行写操作；以及

耦合到所述存储控制器的第一、第二存储器设备，所述第一、第二存储器设备各自具有预取长度并以第一脉冲串长度执行所请求的读操作和以第二脉冲串长度执行所请求的写操作，其中所述第一或第二脉冲串长度之一小于预取长度而第一、第二脉冲串长度中的另一个小于或等于预取长度，且其中第一、第二脉冲串长度不相等，并且其中第一、第二存储器设备各自包括：

磁心，为读操作预取与预取长度相等数量的几个数据块，包括屏蔽电路以屏蔽邻近接收到的块而写入的数据；

输出驱动器，为读操作输出一些预取的数据块；

接收器，用以接收用于写操作的数据块；

交付电路系统，提供从所述接收器接收的、要写入磁心的数据块并将来自磁心的至少一些预取数据块提供给输出驱动器，

控制逻辑，使得输出驱动器能够输出与第一脉冲串长度相等数量的预取的数据块，否则禁用所述输出驱动器；并且

其中，在执行读操作时，输出驱动器只输出与第一脉冲串长度相等数量的预取数据块。

23.如权利要求20所述的系统，其特征在于，第一脉冲串长度为4，第二脉冲串长度为8，而预取长度为8。

24.如权利要求20所述的系统，其特征在于，第一脉冲串长度为4，第二脉冲串长度为8，而预取长度为16。

25.如权利要求22所述的系统，其特征在于，所述控制逻辑的使能是根据第一、第二存储器设备的模式而选择的，且其中在一个模式中，第一、第二存储器设备好象第一脉冲串长度小于预取长度那样操作，而在另一个模式中，第一、第二存储器设备好象第一脉冲串长度等于预取长度那样操作。

26.如权利要求22所述的系统，其特征在于，还包括BIOS，且其中所述模式是由包括在控制逻辑中的寄存器控制的，而寄存器是由BIOS控制的。

27.如权利要求22所述的系统，其特征在于，所述数据的屏蔽是选择性的，且其中第一、第二存储器设备包括控制逻辑，它根据第一、第二存储器设备的模式控制数据的屏蔽是否发生，且其中在一个模式中，第一、第二存储器设备好象第一脉冲串长度小于预取长度那样操作，而在另一个模式中，第一、第二存储器设备好象第一脉冲串长度等于预取长度那样操作。

28.如权利要求22所述的系统，其特征在于，还包括BIOS，且其中所述模式是由包括在控制逻辑中的寄存器控制的，而寄存器是由BIOS控制的。

29.如权利要求22所述的系统，其特征在于，第一脉冲串长度是预取长度的一半，且其中第一、第二存储器设备以交错方式提供读数据。

30.如权利要求22所述的系统，其特征在于，第一、第二存储器设备可处于不同的模式，其中在一个模式中，第一、第二存储器设备好象存储控制器以比预取长度小的第一脉冲串长度操作那样操作，而在另一个模式中，第一、第二存储器设备好象存储控制器以等于预取长度的第一脉冲串长度操作那样操作。

31.如权利要求30所述的系统，其特征在于，还包括BIOS，控制第一、第二存储器设备处于哪一个模式中。

32.如权利要求22所述的系统，其特征在于，还包括附加的存储器设备，且其中第一、第二存储器处于不同模块中的不同行列中。