CN103488574A - 用于存储器共享的电路 - Google Patents

Abstract

本发明公开了一种用于共享存储器的存储器共享电路，该电路包括连接到存储器的多个单元处理器，其中，该单元处理器包括：配置成通过存储器、缓冲地址和数据总线来连接的缓冲器，以及配置成连接到缓冲器以通过缓冲器访问存储器的处理器，并且其中，该多个单元处理器配置成通过防止由于处理器访问存储器的地址/数据总线冲突来允许处理器共享存储器。

Description

用于存储器共享的电路

技术领域

按照本公开的示例性和非限制性的实施例的教导总体上涉及一种用于存储器共享的电路，并且更特别地涉及一种用于存储器共享的电路，所述用于存储器共享的电路配置成共享IED（智能电子设备）中的电子电路的处理器之间的数据，该IED（智能电子设备）用作电力系统的保护/控制的控制器。

背景技术

本部分提供了与本公开有关的背景信息，其不必然是现有技术。

用作电力系统的保护/控制的控制器的IED（智能电子设备）大量地嵌入了专用数字数据处理器、或者两个或更多个设计成支持IEC61850标准的用于高速通信的专用处理器。每个处理器执行运算、控制和主处理器功能。IED必须能够执行大量数据的产生和处理，诸如由系统事故或控制导致的事故历史，以及以1毫秒之内的高速或以类似高速的系统的波形存储和生成，并且必须在每个处理器之间共享数据。

为此，可以使用传统存储器厂商供应的双口存储器，但是双口存储器在IED系统的使用引起了若干问题。

首先，存储器厂商供应的双口存储器的容量一般地限于几百千字节（Kbytes）。因为用于电力系统的IED必须与若干处理器共享以用于意外波形信息的通信、操作和主要数据处理，所以，其需要大量存储器数据的容量，但是，由于容量上的限制，大多数的商业化的双口存储器都不能使用。

另一问题是传统上销售的双口存储器不是电池备用的低功率存储器并且因此不适于需要通过电池或超级电容器的数据备份的IED。再一问题是商业化的双口存储器使用为传统SRAM的两倍价格的高价IC。

由此，存在使用通用存储器来开发存储器共享电路的需要。

发明内容

本部分提供了本公开的总体概述，并且不是其全部范围或其所有特征的全面公开。

本公开的示例性方案用于实质上解决至少以上问题和/或缺陷并且用于提供至少如以下提及的优点。因而，本公开旨在提供一种用于存储器共享的电路（下文中称作存储器共享电路），其配置成通过允许共享IED（智能电子设备）中的电子电路的处理器之间的数据来以合理的成本共享几兆字节（Mbytes）的数据，该IED（智能电子设备）用作电力系统的保护/控制的控制器。

本公开将解决的技术问题不限于以上提及的描述，并且本领域技术人员从以下描述中将清楚地理解到至此未提及的任何其他技术问题。

在本公开的一个总的方案中，提供了一种用于共享存储器的存储器共享电路，所述电路包括连接到存储器的多个单元处理器（unit processor），其中，单元处理器包括：配置成通过存储器、缓冲地址和数据总线连接的缓冲器，以及配置成连接到缓冲器以用于通过缓冲器访问存储器的处理器，并且其中，所述多个单元处理器配置成通过防止由于处理器访问存储器的地址/数据总线冲突来允许处理器共享存储器。

优选地，但不是必要地，处理器可以配置成输出对存储器的访问请求（REQ）到缓冲器。

优选地，但不是必要地，缓冲器可以配置成接收处理器的访问请求（REQ），以及缓冲并且输出所述访问请求（REQ）。

优选地，但不是不要地，电路可以进一步包括逻辑电路单元，所述逻辑电路单元配置成允许由缓冲器缓冲并且输出的信号来确定处理器的授权信号(grant signal)（GNT）的逻辑值和缓冲器的使能信号（enable signal）(EN）的逻辑值。

优选地，但不是必要地，授权信号（GNT）可以是允许处理器访问存储器的信号，并且使能信号（EN）可以是用于激活缓冲器的输出的信号。

优选地，但不是必要地，逻辑电路单元可以配置成通过确定存储器的授权信号（GNT）的逻辑值和缓冲器的使能信号（EN）的逻辑值来允许多个单元处理器中仅仅一个单元处理器的处理器访问存储器。

优选地，但不是必要地，逻辑电路单元可以配置为：将多个单元处理器的第一单元处理器内的第一缓冲器所缓冲的REQ1信号连接到或门的第一输入端，通过第二反相器（INV_2）将多个单元处理器的第二单元处理器内的第二缓冲器所缓冲的REQ2信号连接到或门的第二输入端，并且将REQ2信号通过第一反相器（INV_1）连接到第一缓冲器的使能端（EN_1）以及将REQ2信号连接到第二单元处理器内的第二处理器的授权信号端（GNT_2），并且通过第一单元处理器内的第一处理器的授权信号端（GNT_1）将或门的输出连接到第二缓冲器的使能信号端以及通过第三逆变器（INV_3）连接到第二缓冲器的使能信号端。

优选地，但不是必要地，在REQ1信号为高并且REQ2信号为低的情况下，高信号可被输入到GNT_1端，并且在REQ1信号为低并且REQ2信号为低的情况下，低信号可被输入到GNT_2端，以使得仅仅对第二单元处理器内的第二处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号为低并且REQ2信号为高的情况下，低信号可被输入到GNT_1端并且高信号可被输入到GNT_2端，以使得仅仅对第一单元处理器内的第一处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号和REQ2信号都为高的情形下，高信号可被输入到GNT_1端和GNT_2端，以防止对第一和第二单元处理器内的第一和第二处理器两者的存储器访问请求均被允许。

优选地，但不是必要地，逻辑电路单元可以配置为：通过第二或门的第一输入端和第一反相器将由多个单元处理器中的第一单元处理器内的第一缓冲器所缓冲的REQ1信号连接到第一或门的第一输入端，通过第三反相器和第一或门的第二输入端将由多个单元处理器中的第二单元处理器内的第二缓冲器所缓冲的REQ2信号连接到第二或门的第二输入端，将第一或门的输出连接到多个单元处理器中的第二单元处理器内的第二处理器的授权信号端（GNT_2），并且通过第一单元处理器内的第一处理器的授权信号端（GNT_1）将第二或门的输出连接到第二缓冲器的使能端。

优选地，但不是必要地，在REQ1信号为高并且REQ2信号为低的情况下，高信号可被输入到授权信号端（GNT_1），并且在REQ1信号为高并且REQ2信号为高的情况下，低信号可被输入到GNT_2端，以使得仅仅对第二单元处理器内的第二处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号为低并且REQ2信号为高的情况下，低信号可被输入到GNT_1端，并且高信号可被输入到GNT_2端，以使得仅仅对第一单元处理器内的第一处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号和REQ2信号都为低的情况下，高信号可被输入到GNT_1端和GNT_2端，以防止对第一和第二单元处理器内的第一和第二处理器两者的存储器访问请求均被允许。

优选地，但不是必要地，逻辑电路单元可以配置为：将由多个单元处理器中的第一单元处理器内的第一缓冲器所缓冲的REQ1信号连接到与门的第一输入端，将与门的输出连接到第一单元处理器内的第一处理器的授权信号端（GNT_1）并且连接到第二缓冲器的使能信号端，并且通过反相器将由多个单元处理器中的第二单元处理器内的第二缓冲器所缓冲的REQ2信号连接到与门的第二输入端，并且连接到第一缓冲器的使能端以及连接到第二单元处理器中的第二处理器的授权信号输入端（GNT_2）。

优选地，但不是必要地，在REQ1信号为高并且REQ2信号为低的情况下，高信号可被输入到GNT_1端，并且低信号可被输入到GNG_1端，以使得仅仅对第一单元处理器内的第一处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号为低并且REQ2信号为高的情况下，低信号可被输入到GNT_1端，并且高信号可被输入到GNT_2端，以使得仅仅对第二单元处理器内的第二处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号为高并且REQ2信号为高的情况下，低信号可被输入到GNT_1端，并且高信号可被输入到GNT_2端，以使得仅仅对第一单元处理器内的第一处理器和第二单元处理器的第二处理器中的设置有优先权的一个处理器的存储器访问请求被允许。

优选地，但不是必要地，在REQ1信号和REQ2信号都为低的情况下，低信号可被输入到GNT_1端和GNT_2端两者，以使得对第一和第二单元处理器内的第一处理器和第二处理器两者的存储器访问请求均被允许。

优选地，但不是必要地，可以将上拉电阻或下拉电阻连接到缓冲器的REQ输出端，该缓冲器接收处理器的访问请求、缓冲访问请求并且输出所缓冲的访问请求。

在有益效果中，将根据本公开的示例性实施例的存储器共享电路配置成以高速在IED（智能电子设备）的电子电路单元的处理器之间共享数据，该IED（智能电子设备）用作电力系统的保护/控制控制器，由此能够解决由于传统的双口存储器的的容量限制而引起的、电力系统的IED对于大容量存储器的使用的限制，譬如波形等。

附图说明

图1是图示根据本公开的示例性实施例的存储器共享电路的连接配置的示意电路图。

图2是图示根据本公开的另一示例性实施例的存储器共享电路的连接配置的示意电路图。

图3是图示根据本公开的又一示例性实施例的存储器共享电路的连接配置的示意电路图。

图4是图示根据本公开的示例性实施例的存储器共享电路的操作过程的流程图。

具体实施方式

在描述本公开中，为清楚起见，可以放大或缩小层、区域和/或其它要素的大小和相对大小。而且，不应将说明书和权利要求书中使用的具体术语或词语的含义限制到字面的或通常采用的意义，而应将其解释为或者可以按照用户或操作者的意图以及习惯用法而不同。因此，具体术语或词语的定义应该基于整个说明书的内容。

下文中，将参照附图详细地描述本公开的示例性实施例。

图1是图示根据本公开的示例性实施例的存储器共享电路的连接配置的示意电路图。

参照图1，根据本公开的存储器共享电路可以包括用于共享使用的存储器10以及单元处理器20，30。尽管图1图示了两个单元处理器20，30，但是，本公开不限于此。例如，单元处理器可以包括N个处理器，其中N＝2，3，4，……

单元处理器20，30可以包括配置成经由缓冲地址和数据总线连接到存储器10的缓冲器21，31，以及配置成经由缓冲器21，31通过连接到缓冲器21，31来访问存储器10的处理器22，32。

将每个处理器22，32和每个缓冲器21，31配置成对，其中，如图1中所示，将这些连接到地址总线和数据总线，并且其中，这些总线中的特定总线可用于接收和发送涉及存储器10的访问请求（REQ）信号。

可以将每个缓冲器21，31连接到存储器10以及缓冲的地址和数据总线。而且，每个缓冲器21，31的特定总线可用于缓冲用于生成REQ信号的输入信号并且输出输入信号到逻辑电路单元41。

从缓冲器21，31输出到逻辑电路单元41的信号（下文中称作“缓冲的REQ信号”）通过逻辑电路单元41可用于确定每个缓冲器的使能信号（EN）以及每个处理器22，32的授权信号（GNT）的逻辑值。

可以根据以下表1和表2来配置图1中图示的对存储器10的访问授权或不授权的确定。

【表1】

处理器1/处理器2	访问请求	无访问请求
			访问请求	访问不授权	访问授权
无访问请求	访问不授权	访问不授权

[表1：确定是否访问处理器122的存储器]

【表2】

处理器1/处理器2	访问请求	无访问请求
			访问请求	访问授权	访问不授权
无访问请求	访问授权	访问不授权

[表2：确定是否访问处理器232的存储器]

参照表1和2，尽管基本上确定访问授权，但是，在每个处理器22，32申请对存储器10的访问请求的情况下，在两个处理器22，32同时请求存储器访问的情况下，仅对处理器2的访问请求被授权，以防止由于存储器10访问的总线冲突。也就是说，将优先权分配给处理器232。可以根据表1和2来确定图1的逻辑电路单元41的配置。同时，表1和2仅仅是示例性实施例，应显而易见的是，根据本公开的示例性实施例中的具体示例，可以改变逻辑关系。

现在，将更详细地描述图1的处理器20，30与逻辑电路单元41之间的连接关系。

图1的存储器共享电路基本上设计成以低电平有效进行工作。而且，每个缓冲器21，31同样是低电平有效的。

可以将第一缓冲器21所缓冲的REQ信号连接到第一或门（OR_1）的第一输入。而且，可以经由第二反相器（INV_2）将第二缓冲器31所缓冲的REQ信号连接到第一或门（OR_1）的第二输入，并且经由第一反相器（INV_1）将其连接到第一缓冲器的EN端（EN_1），并且可以另外将其连接到第二处理器32的GNT端（GNT_2）。

可以将第一或门的输出连接到第一处理器22的GNT端（GNT_1）,并且可以经由第三反相器（INV_3）将其连接到第二缓冲器31的EN端（EN_2）。

而且，可以将每个缓冲器21，31的缓冲的REQ信号的输出端连接到上拉电阻，其中，在将高信号输入到每个缓冲器的EN端（EN_1，EN_2）的情况下，并且因为从缓冲器21，31输出的信号可能浮动，以及为了防止逻辑电路单元41的逻辑状态改变，所以上拉电阻允许从缓冲器21，31输出到逻辑电路单元41的信号维持默认的高电平。

现在，将参照图1描述存储器共享电路的操作。如之前提及的，将存储器共享电路设置在低电平有效，并且每个缓冲器21，31的EN端必须输入为低，从而缓冲并且输出输入信号。也就是说，每个缓冲器21，31的EN端是用于接收使能缓冲器21，31输出的信号的终端。

为了解释的简化，将从第一处理器22输出的用于访问存储器的REQ信号称作“1_REQ”，将从第二处理器32输出的用于访问存储器的REQ信号称作“2_REQ”，将从第一缓冲器21输出到逻辑电路单元41的信号称作“1_BREQ”，并且将从第二缓冲器31输出到逻辑电路单元41的信号称作“2_BREQ”。同时，假定在图1的存储器共享电路的操作中，当前EN端处在正输入低的状态中，并且1_REQ信号和2_REQ信号经由缓冲器21，31均被缓冲并输出。

1）1_REQ：高，2_REQ：低

因为每个缓冲器21，31的EN端被输入为低，1_BREQ信号和2_BREQ信号分别变为高和低。因为1_BREQ信号被输入到第一或门（OR_1），所以第一处理器22的第一GNT端（GNT_1）可被输入为高。而且，经由第三反相器（INV_3）可以将信号反转以允许第二EN端（EN_2）输入为低。

而且，可以经由第一反相器（INV_1）将2_BREQ信号输入到第一EN端（EN_1），也就是说，可以将高输入到第一EN端，并且可以将2_BREQ信号输入到第二处理器32的GNT端（GNT_2）(也就是说，GNT_2输入为低)。

假如输入到每个上述终端的信号的逻辑状态可以在下表3中表示。

【表3】

1_REQ

H

2_REQ

L

GNT_1	H	GNT_2	L
				EN_1	H	EN_2	L

总之，因为存储器共享电路为低电平有效，以及在1_REQ为高并且2_REQ为低的情形下，并且因为能够将输入到每个处理器22，32的GNT端和每个缓冲器21，31的EN端的信号确定为表3中所提供的，所以，允许第二处理器32对存储器10的访问。

换句话说，因为仅仅第二处理器32请求对存储器10的访问请求（1_REQ=H，2_REQ=L），所以仅仅第二处理器32被授权或被允许（GNT_2＝L，EN_2＝L）访问存储器10。

2）1_REQ：低，2_REQ：低

因为每个缓冲器21，31的EN端处于正被输入为低的状态，所以1_BREQ信号和2_BREQ信号均变为低。因为经由第二反相器（INV_2）将2_BREQ信号输入到第一或门（OR_1），所以第一处理器22的第一GNT端（GNT_1）可被输入为高。此外，信号经由第三反相器（INV_3）可被反转以允许第二EN端（EN_2）被输入为低。

此外，2_BREQ信号经由第一反相器（INV_1）可被输入到第一EN端（EN_1），也就是说，第一EN端（EN_1）可被输入为高,并且2_BREQ信号可被输入到第二处理器32的GNT端（GNT_2）。（即，GNT_2被输入为低）。

可以在表4中表示输入到每一个上述终端的信号的逻辑状态。

【表4】

1_REQ	L	2_REQ	L
				GNT_1	H	GNT_2	L
EN_1	H	EN_2	L

总之，因为存储器共享电路为低电平有效，以及在1_REQ信号和2_REQ信号都为低的情况下，并且因为能够将输入到每个处理器22，32的GNT端和每个缓冲器21，31的EN端的信号确定为表4中所提供的，所以允许第二处理器32对存储器10的访问。换而言之，即使输入每个处理器22，32对存储器10的访问请求（1_REQ信号和2_REQ信号都为低），也仅仅允许第二处理器32对存储器10访问。

3）1_REQ：低，2_REQ：高

因为每个缓冲器21，31的EN端处于正被输入为低的状态，所以1_BREQ信号变为低而2_BREQ信号变为高。

此外，2_BREQ信号可以经由第一反相器（INV_1）输入到第一EN端（EN_1），也就是说，第一EN端（EN_1）被输入为低，并且2_BREQ信号可被输入到第二处理器32的GNT端（GNT_2）（即，GNT_2被输入为高）。

因为1_BREQ信号被直接输入到第一或门（OR_1）的第一端，而2_BREQ信号经由第二反相器（INV_2）被输入到第一或门（OR_1）第二端，所以第一处理器22的第一GNT端（GNT_1）可被输入为低。而且，信号经由第三反相器（INV_3）可被反转以允许第二EN端（EN_2）被输入为高。

可以按照以下表5来表示输入到每个终端的信号的逻辑状态。

【表5】

1_REQ	L	2_REQ	H
				GNT_1	L	GNT_2	H
EN_1	L	EN_2	H

总之，因为存储器共享电路为低电平有效，并且在1_REQ信号为低以及2_REQ信号为高的情况下，并且因为输入到每个处理器22，32的GNT端和每个缓冲器21，31的EN端的信号按以上表5中确定，所以允许第一处理器22对存储器10的访问请求。

4）1_REQ：高，2_REQ：高

因为每个缓冲器21，31的EN端处于正被输入为低的状态，所以1_BREQ信号和2_BREQ信号变为高。因为将1_BREQ信号输入到第一或门（OR_1），所以第一处理器22的第一GNT端（GNT_1）可被输入为高。而且，信号可经由第三反相器（INV_3）反转以允许第二EN端（EN_2）被输入为低。

此外，可以经由第一反相器（INV_1）将2_BREQ信号输入到第一EN端（EN_1），也就是说，第一EN端（EN_1）可被输入为低，并且2_BREQ信号可被输入到第二处理器32的GNT信号端（GNT_2）。（即，GNT_2被输入为高）

可以按照以下表6来表示输入到每个终端的信号的逻辑状态。

【表6】

1_REQ	H	2_REQ	H
				GNT_1	H	GNT_2	H
EN_1	L	EN_2	L

总之，因为没有两个处理器22，32的对存储器10的访问请求（1_REQ=H，2_REQ=H），所以，每个处理器22，32的对存储器10的访问请求不被授权或不被允许（GNT_1＝H，GNT_2＝H）。

图2是图示根据本公开的另一示例性实施例的存储器共享电路的连接配置的示意电路图。

参照图2，在第一和第二处理器220，320均请求存储器10访问（1_REQ&2_REQ=L）的情形下，存储器共享电路100例证了对任何一个均不授权或不允许存储器10访问的电路，从而防止由于访问的总线冲突。

更具体地，将描述图2的处理器200，300与逻辑电路单元410之间的连接关系。

基本上将图2的存储器共享电路设计成在低电平有效下工作。而且，每个缓冲器210，310同样为低电平有效。

由第一缓冲器210所缓冲的REQ信号可以被连接作为或门（OR_12）的第一输入，并且该REQ信号可以经由反相器（INV_11）连接作为或门（OR_11）的第二输入。

此外，由第二缓冲器310所缓冲的REQ信号可以经由反相器（INV_13）连接，作为或门（OR_12）的第二输入，并且所述REQ信号可被连接作为或门（OR_11）的第一输入。

或门（OR_11）的输出可经由反相器（INV_12）施加到第一缓冲器210的EN端（EN_1），并且可被输入到第二处理器320的GNT端（GNT_2）。

或门（OR_12）的输出可被输入到第一处理器210的GNT端（GNT_1），并且可以经由反相器（INV_14）输入到第二缓冲器310的EN端。

此外，每个缓冲器210，310的缓冲的REQ信号的输出端连接到上拉电阻，并且在将高信号输入到每个缓冲器210，310的EN端（EN_1，EN_2）的情况下，从缓冲器210，310输出的信号可能浮动，由此将从缓冲器210，310输出到逻辑电路单元410的信号默认维持为高，从而防止逻辑电路单元410改变逻辑状态。

现在，将描述图2中说明的存储器共享电路的操作。如以上提及地，将图2中图示的存储器共享电路设置为低电平有效，使得EN端必须输入为低，从而使每个缓冲器210，310缓冲并输出所输入的信号。也就是说，缓冲器210，310的EN端是用于接收使能（enabling）缓冲器210，310输出的信号的终端。

因为1_REQ信号和2_REQ信号中的每一个可以具有高值或低值，所以可以产生总共四（4）个情形。但是，响应于图2中图示的存储器共享电路的操作的1_REQ信号和2_REQ信号、以及GNT_1、GNT_2、EN_1和EN_2信号的逻辑状态部分地与图1中的那些相同。

更具体地，在（1_REQ，2_REQ）为（L，H）、（H，L）以及（H，H）的情况下，其与图1的逻辑电路单元40的操作相同。当然，这意味着尽管每个信号的逻辑状态可以部分相同，但是，电路的操作或配置不同。

因此，将仅仅在当（1_REQ，2_REQ）为（L，L）时的情况下描述存储器共享电路的操作。

因为2_REQ信号为低，2_BREQ信号可以经由反相器（INV_13）输入作为或门（OR_12）的第二输入，以允许第一处理器220的GNT端（GNT_1）输入为高。此外，该信号可以经由反相器（INV_14）输入到第一缓冲器310的EN端。

而且，1_BREQ信号经由反相器（INV_11）输入到或门（OR_11）的第二端并且2_BREQ信号被施加到或门（OR_11）的第一端，或门（OR_11）的输出被施加到第二处理器320的GNT端（GNT_2），并且或门（OR_11）的输出也经由反相器（INV_12）被输入到第一缓冲器210的EN端。也就是说，GNT_2可被输入为高并且EN_1可被输入为低，其可以在以下表7中安排。

【表7】

1_REQ	L	2_REQ	L
				GNT_1	H	GNT_2	H
EN_1	L	EN_2	L

如果以上被安排，则即使第一和第二处理器220，320请求对共享存储器100的访问（1_REQ=L,2_REQ=L），也将所有的访问请求设计成不授权或不允许，以防止对存储器100访问的总线冲突（GNT_1＝H，GNT_2＝H）。

图3是图示根据本公开的又一示例性实施例的存储器共享电路的连接配置的示意电路图。

图3中图示的存储器共享电路例证了电路为高电平有效的情况。也就是说，在每个处理器2200，3200请求存储器1000访问的情况下，可以设计为REQ信号采用高，并且将对访问授权或允许的GNT信号输出为高。当然，在这一情况下，每个缓冲器2100，3100在低电平有效下操作。

而且，图3中图示的存储器共享电路配置为，将下拉电阻连接到从每个缓冲器2100，3100输出到逻辑电路单元4100的信号的终端，其用于防止每个缓冲器的输出浮动并且用于维持输出在默认状态中的低。

现在，将描述图3中图示的存储器共享电路的逻辑电路单元4100的连接配置。1_BREQ信号连接到与门（AND_21）的第一输入，2_BREQ信号可以经由反相器（INV_21）连接到与门（AND_21）的第二输入。与门（AND_21）的输出被输入到第一处理器2200的GNT端（GNT_1），并且该输出还可以被输入到第二缓冲器3100的EN端（EN_2）。

此外，可以将2_BREQ信号输入到第一缓冲器2100的EN端（EN_1），并且还可以将其输入到第二处理器3200的GNT端。

因此，可以由以下表8来表达响应于1_REQ信号和2_REQ信号的逻辑状态的存储器共享电路的逻辑状态。

【表8】

在1_REQ和2_REQ为（高，低）和（低，高）的情况下，处理器2200和3200中的仅一个可以请求存储器1000访问，以及相关处理器2200或3200可以请求存储器1000访问，并且缓冲器2100或3100的GNT信号和EN信号可以分别变为高和低以使得存储器1000访问请求被授权或允许（高电平有效）。

此外，在1_REQ和2_REQ为高和高的情况下，这意味着两个处理器2200，3200均请求存储器访问请求，并且在通过预先设计将优先权提供给处理器2200，3200中的一个的情况下，例如，在将优先权给予第二处理器3200的情况下，连接到第二处理器3200的缓冲器3100的GNT信号和EN信号可以分别为高和低以使得第二处理器3200对存储器1000的访问请求被授权或允许。

同时，在1_REQ和2_REQ为低和低的情形下，其中所有的处理器2200，3200都不请求存储器1000访问，所有处理器2200，3200和连接于此的缓冲器2100，3100的GNT信号和EN信号可以分别变为低和低以使得存储器1000访问请求不被授权或不被允许。

图4是图示根据本公开的示例性实施例的存储器共享电路的操作过程的流程图。

该操作是图1、2和3中图示的每个处理器可执行的操作，其中，主体可以是处理器。

存储器共享电路的操作可以包括激活REQ信号（S410），等待GNT信号（S420），确定GNT信号是否激活（S430），访问存储器（S440），以及去激活REQ信号（S450）。

步骤S410对应于激活由每个处理器输出的REQ信号（1_REQ或2_REQ）的操作。根据每个存储器共享电路的设计环境，也就是说，根据低电平有效或高电平有效，可以激活REQ信号（低或高）。

步骤S420对应响应于REQ信号的激活而等待GNT信号的输入的步骤。GNT信号是授权或允许访问存储器的信号，并且可用作响应于激活信号（低电平有效或高电平有效）而通知每个处理器的存储器访问授权或存储器访问允许的手段。

步骤S430对应于确定GNT信号是否是激活信号的操作。如果GNT信号是激活信号，则已验证GNT信号为激活信号的各个处理器尝试访问存储器（S440），以及如果GNT信号不是激活信号，则流程返回到等待GNT信号的步骤（S420）。

在完成存储器访问之后，各个处理器可以执行去激活REQ信号的步骤S450。本公开的示例性实施例用于授权或允许多个处理器对一个存储器的访问而没有冲突，其中，如果完成授权的或允许的存储器访问，则必须去激活REQ信号以准备授权或允许对其它存储器的访问。

已经参照本公开的附图和说明书例证并且解释了本公开的存储器共享电路和操作。通过以上提及的电路配置和操作，使得多个处理器共享存储器而不会相互冲突。而且，具有大量存储数据容量的通用存储器用于克服通常发生在通用存储器中的存储空间的缺乏。

尽管已经参照本公开的多个说明性的实施例描述了本公开，应当理解的是，本领域技术人员能够构思出将落入本公开的原理的精神和范围之内的大量其它修改和实施例。

Claims (20)

1.一种用于共享存储器的存储器共享电路，所述电路包括连接到所述存储器的多个单元处理器，其中，所述单元处理器包括：配置成通过所述存储器、缓冲地址和数据总线来连接的缓冲器，以及配置成连接到所述缓冲器以通过所述缓冲器访问所述存储器的处理器，并且其中，所述多个单元处理器配置成通过防止由于处理器访问存储器的地址/数据总线冲突来允许所述处理器共享所述存储器。

2.根据权利要求1所述的存储器共享电路，其中，所述处理器配置成将对所述存储器的访问请求（REQ）输出至所述缓冲器。

3.根据权利要求2所述的存储器共享电路，其中，所述缓冲器配置成接收所述处理器的访问请求（REQ），并且缓冲和输出所述访问请求（REQ）。

4.根据权利要求3所述的存储器共享电路，进一步包括逻辑电路单元，所述逻辑电路单元配置成允许由所述缓冲器缓冲并且输出的信号来确定所述处理器的授权信号（GNT）的逻辑值和所述缓冲器的使能信号（EN）的逻辑值。

5.根据权利要求4所述的存储器共享电路，其中，所述授权信号（GNT）是用于允许所述处理器的访问存储器的信号，并且所述使能信号（EN）是用于激活所述缓冲器的输出的信号。

6.根据权利要求4所述的存储器共享电路，其中，所述逻辑电路单元配置成通过确定所述存储器的所述授权信号（GNT）的逻辑值和所述缓冲器的所述使能信号（EN）的逻辑值来允许所述多个单元处理器中的仅一个单元处理器的处理器访问所述存储器。

7.根据权利要求6所述的存储器共享电路，其中，所述逻辑电路单元配置为：将所述多个单元处理器的第一单元处理器内的第一缓冲器所缓冲的REQ1信号连接到或门的第一输入端，将所述多个单元处理器的第二单元处理器内的第二缓冲器所缓冲的REQ2信号通过第二反相器（INV_2）连接到所述或门的第二输入端，并将所述REQ2信号通过第一反相器（INV_1）连接到所述第一缓冲器的使能端（EN_1）以及连接到所述第二单元处理器内的第二处理器的授权信号端（GNT_2），并且所述或门的输出通过所述第一单元处理器内的所述第一处理器的授权信号端（GNT_1）连接到所述第二缓冲器的使能信号端以及通过第三反相器（INV_3）连接到所述第二缓冲器的使能信号端。

8.根据权利要求7所述的存储器共享电路，其中，在所述REQ1信号为高并且所述REQ2信号为低的情况下，高信号被输入到所述GNT_1端，以及在REQ1信号为低并且REQ2信号为低的情况下，低信号被输入到所述GNT_2端，以使得仅仅所述第二单元处理器内的所述第二处理器的存储器访问请求被允许。

9.根据权利要求8所述的存储器共享电路，其中，在所述REQ1信号为低并且所述REQ2信号为高的情况下，低信号被输入到所述GNT_1端并且高信号被输入到GNT_2端，以使得仅仅所述第一单元处理器内的所述第一处理器的存储器访问请求被允许。

10.根据权利要求9所述的存储器共享电路，其中，在所述REQ1信号和所述REQ2信号均为高的情况下，高信号被输入到所述GNT_1端和所述GNT_2端，以防止允许所述第一和第二单元处理器内的所述第一和第二处理器两者的存储器访问请求。

11.根据权利要求6的存储器共享电路，其中，逻辑电路单元配置为：所述多个单元处理器中的第一单元处理器内的第一缓冲器所缓冲的REQ1信号通过第二或门的第一输入端和第一反相器连接到第一或门的第一输入端，所述多个单元处理器中的第二单元处理器内的第二缓冲器所缓冲的REQ2信号通过第三反相器和所述第一或门的第二输入端连接到第二或门的第二输入端，所述第一或门的输出连接到所述多个单元处理器的所述第二单元处理器内的第二处理器的授权信号端（GNT_2），并且所述第二或门的输出通过所述第一单元处理器内的所述第一处理器的授权信号端（GNT_1）连接到所述第二缓冲器的使能端。

12.根据权利要求11所述的存储器共享电路，其中，在所述REQ1信号为高并且所述REQ2信号为低的情况下,高信号被输入到授权信号端（GNT_1），而在所述REQ1信号为高并且所述REQ2信号为高的情况下，低信号被输入到所述GNT_2端，以使得仅仅所述第二单元处理器内的所述第二处理器的存储器访问请求被允许。

13.根据权利要求12所述的存储器共享电路，其中，在所述REQ1信号为低并且所述REQ2信号为高的情况下，低信号被输入到所述GNT_1端，并且高信号被输入到所述GNT_2端，以使得仅仅所述第一单元处理器内的所述第一处理器的存储器访问请求被允许。

14.根据权利要求13所述的存储器共享电路，其中，在所述REQ1信号和所述REQ2信号都为低的情况下，高信号被输入到所述GNT_1端和GNT_2端，以防止允许对所述第一和第二单元处理器内的所述第一和第二处理器两者的存储器访问请求。

15.根据权利要求6的存储器共享电路，其中，逻辑电路单元配置为：所述多个单元处理器中的所述第一单元处理器内的所述第一缓冲器所缓冲的REQ1信号连接到与门的第一输入端，所述与门的输出连接到所述第一单元处理器内的所述第一处理器的授权信号端（GNT_1）并且连接到所述第二缓冲器的使能信号端，并且所述多个单元处理器中的所述第二单元处理器内的所述第二缓冲器所缓冲的REQ2信号通过反相器连接到所述与门的第二输入端，连接到所述第一缓冲器的使能端以及连接到所述第二单元处理器中的所述第二处理器的授权信号输入端（GNT_1）。

16.根据权利要求15所述的存储器共享电路，其中，在所述REQ1信号为高并且所述REQ2信号为低的情况下，高信号被输入到所述GNT_1端，并且低信号被输入到所述GNT_2端以使得仅仅对所述第一单元处理器内的所述第一处理器的存储器访问请求被允许。

17.根据权利要求16所述的存储器共享电路，其中，在所述REQ1信号为低并且所述REQ2信号为高的情况下，低信号被输入到所述GNT_1端，并且高信号被输入到所述GNT_2端以使得仅仅所述第二单元处理器内的所述第二处理器的存储器访问请求被允许。

18.根据权利要求17所述的存储器共享电路，其中，在所述REQ1信号为高并且所述REQ2信号为高的情况下，低信号被输入到所述GNT_1端，并且高信号被输入到所述GNT_2端以使得仅仅允许所述第一单元处理器内的所述第一处理器和所述第二单元处理器的第二处理器中的设置有优先权的一个处理器的存储器访问请求。

19.根据权利要求18所述的存储器共享电路，其中，在所述REQ1信号和所述REQ2信号都为低的情况下，低信号被输入到所述GNT_1端和所述GNT_2端，以使得所述第一和第二单元处理器内的所述第一处理器和第二处理器两者的存储器访问请求均被允许。

20.根据权利要求19所述的存储器共享电路，其中，将上拉电阻或下拉电阻连接到接收所述处理器的所述访问请求、缓冲所述访问请求并且输出所述缓冲的访问请求的缓冲器的REQ输出端。

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