CN1146249A

CN1146249A - 大存储器的高效寻址

Info

Publication number: CN1146249A
Application number: CN95192564A
Authority: CN
Inventors: P·W·登特
Original assignee: Ericsson Inc
Current assignee: Ericsson Inc
Priority date: 1994-04-13
Filing date: 1995-04-13
Publication date: 1997-03-26
Also published as: EP0755540A1; FI964092A; WO1995028677A1; DE69530292T2; EP0755540B1; US5657288A; US5680567A; DE69530292D1; JPH10500790A; AU682959B2; AU2278495A; FI964092A0

Abstract

一种计算机存储器设备，具有预定数量的独立可寻址存储单元以及一个内部寻址机制，用来保存一个全地址，在下一个存储器存取操作过程中，该全地址决定哪一个预定数量的独立可寻址存储单元将被存取。内部寻址机制包括了一些地址段寄存器，它们的输出级联起来表示全地址。每个地址段寄存器的宽度与地址总线的大小一样，使得存储器设备与处理器相对应。方式控制信号由处理器发出，它指导存储器设备装载特定的一个地址段寄存器，从而消除了对于和全地址中位数相同的一些地址管脚的需求。方式控制信号还可以被编码，去指导存储器在下一个存储器操作期间增加要使用的全地址，或者用一个或多个原先读取的数据字节去取代或修改保存在地址段寄存器中的现有值，从而减少从处理器到存储器设备必要通信的地址位数量。通过复用数据和地址线，可以获得额外的管脚和能量的节约。方式控制信号可以通过编码来指示在任何特定存储器循环中复用接口是如何被使用的。一个适配处理器包括了逻辑门，用来在存储器操作期间产生各种方式控制信号。

Description

大存储器的高效寻址

背景

本发明涉及计算机系统中大存储器的高效寻址，特别涉及一种简化了的寻址机制，它允许存储设备用少于所需的地址位的地址管脚去寻址相应的存储器空间，并且，还涉及一种存储器，它也可以提供下一个顺序地址或处理器指定地址的单元内容。

现代技术中，在电池供电的便携应用中使用微处理器已经日益普遍。该技术的实例包括膝上计算机中微处理器的使用，以及诸如蜂窝电话这样的内嵌应用。这里使用的“内嵌”一词是用来区别两类不同的应用，在其中一类中，其产品的微处理器实际上是设计选项，对于产品功能不是关键，而另一类中，处理器的存在对产品的功能是关键的。在控制设备的计算机程序中，上述的两种技术环境的特征都是体积小，费用少，有限的电池消耗要求，伴随着复杂程度的增加以及因之而来的体积的增大。为了能提供更多的特性，推动在便携应用中的计算机程序日益复杂化，并且，随着上述存储器价格的不断下降，使得在经济上允许使用越来越大的程序存储器。

目前使用电池的设备中所用的较典型的微处理器包括，INTEL8051，日立6303和ZILOG Z80，这些处理器在蜂窝电话以及其它的内嵌应用中经常是作为主控处理器使用。个人计算机(PC)或膝上计算机产品是一类应用的典型，该类应用中处理器是产品功能的关键。在这类应用中，最常用的是INTEL 8088/8086，该族的增强型，以及MOTOROLA68000。

8051，6303和Z80微处理器具有8位宽的数据总线和16位宽的地址总线。16位宽的地址总线提供了选择2～2的16次方(＝65，536)的8位字节的能力。上述处理器与存储器芯片的通常连接表示在图1中，其中Z80处理器10除了与只读存储器(ROM)12相连外，还与随机存取存储器(RAM)11相连。在该应用中，RAM11是用来保存程序数据(即，操作数)，而ROM12是用来保存程序指令的。这两个存储器芯片连接在同一总线上，其中哪一片芯片将对寻址作响应是通过触发片选信号CS1或CS0来决定的。例如，只有当地址是64K字节地址空间的高16K时，触发CS1可以使得芯片RAM11可用。在该例中，仅当地址在另48K字节空间时，CS0被触发，使ROM12可用。如果ROM12芯片是一个全64K字节的芯片，它就很可能也响应高16K范围的寻址，这样，就必须防止因此而干扰RAM的读取。

在构想上述微处理器结构的时候，64K字节存储器在当时是作为一个大存储器来实现的，它需要用几个硅片。与之相比，现在ROM的64K字节很容易在单片芯片上获得，而且一片32K字节的RAM已经被当作是小芯片了。

一个典型的内嵌应用，比如蜂窝电话控制器，可以包含一个固有的ROM程序，占用大概64K字节空间的75％，而剩余的25％寻址空间分配给RAM，用于保存和检索动态变化的数量。存储器技术在提高，512K字节的程序ROM现在可在一片芯片上获得。这个程序存储能力被应用到更加复杂、先进与数字化的蜂窝电话中，例如在泛欧全球移动通信系统(GSM)中，作为提高通话能力的技术手段的一部分。对RAM存储的需求没有那么大的增长，大概仅占全部存储地址空间的5％。

PC应用与上述应用的区别在于需要运行用户选择的任何程序，而不仅仅是固有程序，因此事实上全部存储器都是既可读又可重写的(即RAM)。虽然如此，在运行计算机程序的过程中，在任何特定的时间，该RAM的一个区域通过程序指令装载，而该指令在程序执行期间不会变化(即RAM的这部分是以只读的方式使用)，而RAM的其它区域用来对动态改变的变量进行读和写。保存在RAM中的程序是可以动态改变它本身的，但是只有在没有更好的可选方法存在的情况下，才考虑作为可能有问题的编程手段来使用。冯·诺依曼结构的长处是它允许执行保存在数据存储器中的程序，这种可能性在哈佛结构中是不允许的(在下文中将作进一步说明)。

在PC应用中，寻址空间需要19位地址的512K字节存储器在现在被认为几乎不够用，而寻址空间需要22位～24位范围地址的4M～16M字节的存储器已经很快成为普遍。这样，随着存储器芯片变得越来越致密和便宜，地址总线的宽度变得比数据总线宽度大，占据了芯片封装管脚数的大部分。

在内嵌应用中，例如蜂窝电话，其结果是通过保持8位数据总线来减小体积的目标却因为地址总线宽度的增加而受挫。

在这些应用中，另一个非常重要的目标是使能量消耗尽可能的低。每当输入/输出管脚的小电容或者印刷电路板布线轨迹，通过从逻辑’1’电平到逻辑’0’电平或反之的电压变换来充电或者放电，都要从电池消耗能量。当需要一个24位地址来存取8位信息字节时，从中央处理单元(CPU)输出地址到存储器会比反过来接收信息字节所需的能量多三倍。

当前技术系统中通常将RAM(有时称数据存储器)放在与ROM(有时称程序存储器)相同的总线上。一些特殊的设备，象数字信号处理器例外，例如TEXAS结构TMS320C25，它被设计成最大化处理速度，因此提供了在两条独立的总线上同时存取程序存储器和数据存储器的能力。这类机器通常是所谓的哈佛结构类型，其中程序和数据寄存器构成两个独立的寻址空间，这区分于冯·诺依曼结构，后者的程序和数据存储器是同一寻址空间的一个部分。哈佛结构对于冯·诺依曼结构在概念上的区别是，是否存在独立的程序和数据存储器。例如，INTEL8051是哈佛结构，它的程序和数据存储器具有相同的总线；与独立总线的哈佛结构相比，由于不能同时存取两个存储器的区域它只是运行得慢一些。

当前技术中还包括了一些例子(例如INTEL8085)，其中利用分时复用来减少芯片的管脚数，至少有一些管脚既用于数据线也用于地址线。这里引用的8085微处理器有16位地址总线，它的低有效8位也被时分复用来作为数据总线。在这种情况下，CPU通过在总线上运用16位地址来运行，同时产生一个地址锁存使能信号，而当向存储器输出读或写控制信号时，从低有效8位线上移去地址，并重新将这8条线用作8位字节数据传送。当然，用来寻址整个地址空间时，16条地址线是与所需的16位地址一一对应的。

概述

因此，本发明的一个目标就是提供一种机制，来有效地减少寻址大存储器所需的管脚数量。

本发明的另一个目标是降低寻址大存储器的能量消耗。

本发明还有一个目标是减少寻址大存储器的平均所需的时间，从而提高速度。

根据本发明的一个方面，上述的以及其它的目标是通过在一种最有效的方式下，分时共享一些不同地址位间的管脚来实现的。发明的计算机存储设备具有一个数据存储器，它包括了一些预先设定数量的独立的可寻址存储单元用来存数据，以及一个数据端口，它与预定数量的独立可寻址单元相对应，用来与被寻址的预定数量的独立可寻址存储单元交换数据。存储设备也包含了一个用于保存全地址的内部寻址设备，该地址决定了在存储器读取操作过程中，是哪一个预定数量的独立可寻址单元将被存取，全地址包含了两个以上级联的地址段。该内部寻址设备包括至少两个地址段寄存器，它的输出级联时表示全地址；而地址段输入设备与地址段寄存器相对应，响应第一控制信号，用于从处理器接收输入地址段，收到的输入地址段可选地代表级联地址段之一。由上述的第一控制信号决定，地址段输入设备将输入地址段保存在相应的一个地址段寄存器中。第一控制信号是在存储设备中由逻辑产生，用来响应从处理器接收而来的方式控制信号，该信号代表对特定的一个地址段寄存器的地址段的装载操作。以上所阐述的组织方法，减少了提供一些地址I/O管脚的需要，这些管脚数与用来表示全地址所需的位数相同。当需要时，处理器只需根据需要发送全地址的段，存储设备提供剩余的位来对数据存储器作完全寻址。

根据本发明的另一个方面，计算机存储器设备还具有增量设备，与地址段寄存器相对应，并且响应第二控制信号，用来调整保存在地址段寄存器中的值，从而增加表示上述全地址的输出信号的级联。第二控制信号由存储器设备中的逻辑门产生，响应接收到的表示全地址增量方式的方式控制信号。

根据本发明的另一方面，可以通过进一步复用地址段引脚，使其也能在存储器设备和处理器之间传递数据来减少存储器设备和相应处理器的引脚数。在这种情况下，另一方式控制信号的编码将表明在任一时刻引脚是如何被使用的。

根据发明的另一些方面，可以获得额外的能量和时间上的节约，在发明中，存储器设备包括了用于存储一个或多个由CPU从存储器中检索到的数据值的硬件，响应特定的方式控制信号编码，并用这些存储的数值来取代或者修改存在一个或多个地址段寄存器中的值。

还是根据本发明的其它方面，在不同存储器设备的实施方案中使用的处理器包括了用来产生合适的地址段的必要的硬件和方式控制信号。

本发明允许依据应用来选择所使用的RAM或ROM，并且对于冯·诺依曼和哈佛结构都适用。

附图简述

本发明的目标和优越性可以通过阅读下面带有图示的详细说明来理解，其中：

图1是当前技术系统的框图，其中处理器除了和只读存储器相连外，还和随机存取数据存储器相连。

图2是根据本发明的一个系统实施方案的框图。

图3a～3b是根据本发明的另一个实施方案的框图，以及一个相关的存储器时序图。

图4是根据本发明的一个存储器设备的作为范例的实施方案框图。

详细描述

现在参看图2，表示了本发明的一个优选实施方案。微处理器20，例如可以是Z80微处理器加上逻辑门电路，它被配置来向随机存取存储器(RAM)21提供地址和数据线的第一总线23，以及适合与标准RAM芯片接口的读、写和片选线。逻辑门电路被用来提供存储器段管理功能，它允许Z80寻址超过64K字节的存储器。逻辑门电路也可以被用来为共享了其它处理器与/或扩展处理能力的RAM构造DMA接口。微处理器提供了第二条总线22，用来与程序存储器芯片相对应，在一个内嵌应用的优选实施方案中，该程序存储器芯片是只读存储器(ROM)24。在将来的内嵌应用中，如上文所提，RAM在整个存储器中所占的部分在减少，可以设想，RAM能够被集成到与CPU相同的硅片上，这样就没有特别的压力来减少CPU和RAM之间连接的数量了。当然，由于种种原因，ROM可能仍旧为单独的芯片，因此较可取的是减少第二条总线22上所必须的布线的数量。

在本例中，微处理器20被假定有一个需20～24可寻址位的寻址空间。依据发明的第一个方面，第二条总线22除了包括8位数据总线外，仅包括8条地址线，2条方式控制线，一个输出允许(OE)和一个地址锁定允许(ALE)信号，后两种信号在图中被表示为成组信号，标为“ALE/OE”。当微处理器20控制的方式控制线处于逻辑状态01时，它对ROM24表明，在ALE信号状态改变时，地址线将传送24位地址中的低有效8位。当方式控制信号在状态10时，24位地址中的中间8位将被发送，而在状态11时，24位地址中的高有效8位将被发送。状态00对于发明的第一个方面没有特定含义将在下面描述。当然，ROM24必须有内部设备在一个适当的位置来锁定被传输的8个地址位，从而它可以在内部保持全部24位地址。因此，根据本发明的第一个方面，24位地址被串行地传送成了3个部分。在输出允许(OE)信号改变状态时，用这种方法事先传送的、24位地址中存在ROM24中的8位字节将被输出到8位数据总线上。发明的这个方面有一个重要的特性，即独立的地址段(在本例中，每段8位)并不是作为单个总线处理的一部分来传送，而是仅当微处理器20确定，为了ROM24具有被存取的全地址该传输为必须时才传送。因此，地址段不需要以任何特定的顺序传送，也没有任何要求地址段在每一次获取数据时都被传送。例如，如果数据是从存储器的一个连续的256字节“页”上获得，应该安排只让地址的低8位传送。每当剩余的地址位改变时，它们可以被从微处理器20传送到ROM24，例如存储器操作是通过ROM的内部地址锁存器存取一个超出当前所指的存储器“页”的区域时，就属于这中情况。上文所描述的特点减少了但不是完全消除在程序执行过程中分阶段传输24位地址的需要。每当这样的24位地址传送的需要出现，在24位并行线上传送一个24位地址所消耗的能量与8条线复用3次相当。不过，复用3个8位地址段消耗更多的时间。为了减少这一额外的开销，本发明的第二个方面是利用所知道的，在大多数时间里，微处理器程序运行需要从程序存储器中的串行区域中读出程序字节来。只有当程序跳转、调用、中断或内容切换发生时(这些都是程序分支的形式)，才需要在队列之外读取下一个字节。在一个分支后，将接着一个新的串行队列，直到继续原先的队列或执行另一个分支，这样根据发明的第二个方面，将程序存储器芯片设计成为，在没有特别指出的情况下，输出队列中的下一个字节，通过这种方法可以避免大多数字节读取的地址传送。在前面没有定义的两条方式控制线的00状态，被优选地用来表示，程序存储器应该在每次字节读取之后自动地增加最新的地址。另外，ALE信号可以被用来影响自动增量的操作，通过触发OE信号而不触发ALE信号，使得可以连续几次读取同一字节。是否选择这种方法是设计者需要考虑的问题，它依赖于其它的设备是否连在相同的总线上，而这些设备可能适合于一种或另一种选择。

根据发明的第三个方面，通过把数据和地址总线合成为单条8位总线，可以进一步减少管脚数。在这一实施方案中，方式控制位被优选地用来表示总线的当前功能，分别为如下所列：

00 8位数据传输

01 地址的低8位有效字节

10 地址的中间8位字节

11 地址的高8位有效字节

一个合成了OE功能和ALE功能的单选通信号可以原则上用来同步所有四种情况的8位传输。在这种情况下，选通信号的相对边沿可以用来同步地址以及数据。例如，正向边沿可以用来同步地址字节传输，而负向边沿可以用来同步数据字节传输。在某一特定的芯片当前未被微处理器20存取的时候(例如当两片或多片芯片用于扩展存储器空间，或当微处理器正在寻址内部RAM)，一条芯片使能线也可以用来取消存储器的触发状态(特别是基于节省能量的考虑)。

在以上的实施方案中的总线是双向总线，它从微处理器20向ROM24传送地址信息，并且至少从ROM24向微处理器20传数据。双向总线是通过被称作TRISTATE的手段实现的，其中电子线路可以是三种状态之一：

发送逻辑’1’；

发送逻辑’0’，或

正在接收。

假设一条这种类型的TRITATE(双向)总线，也能允许数据从微处理器20发往存储器，也就是，除了与ROM接口外，还与RAM接口。在这种情况下，需要有一个读/写信号来指示数据传输的方向。这将允许使用RAM程序存储器，象在PC应用中，它可以在不同的时间装载不同的程序，同时仍旧保持了减少地址传送额外开销的优越性，因为大多数执行都是顺序进行的。当依据本发明配置的RAM用于随机次序存取的数据变量的时候，寻址额外开销的减少就不是那么理想了。不过，如果程序的构造方法是将寻址频率高的变量放置在同一256字节的页上，它们就可以在一页内任意存取而只需要改变低有效地址字节。当然尽可能多的随机存取变量应该位于任何微处理器芯片固有的RAM上，这样微处理器20甚至可以不用与外部通信而存取它们。

现在参照图3a，图中示出一个内嵌应用的微处理器和存储器结构。CPU31和数据RAM32位于同一芯片30。一条8位双向总线33与大的外部程序ROM34进行通信。片选线CS和ALE/OE线以及两个方式控制信号M1和M2完成了CPU31与它的程序ROM34之间的接口。该接口与当前技术相比，相同的功能下，当前技术需要34条线(即，24位用于寻址，加上8位用于数据，以及1个片选位与一个输出允许位)，而该接口只需12条。并且，平均的操作速度比用当前技术方法得到的要快，因为大部分时间内，ROM34进入的是比前一地址高1的地址而不必等待地址的传送。事实上，ROM34原则上可以在内部组织为两个存储器，每一个8M字节，这样偶地址可以保存在一半中而奇地址可以保存在另一半中。例如当寻址偶字节时，可以知道队列中的下一个地址将为奇字节，并可以预先获取并保存在寄存器中。在读取被寻址的偶字节时，偶地址寄存器递增，8路开关触发并从与奇存储器相关的寄存器中获得下一字节。这样在一个读取请求与获得下一8位数据(它通常是由存取时间定义的)之间的延时只是在触发TRISTATE总线驱动器时的延时，而且对ROM存取时间是没有限制的。

在图3b的存储器存取时序图中有所描述。奇地址读取请求35，37与偶地址读取请求36，38相交互。在奇地址读取请求35后，被请求的奇字节数据(它已被预先获取)在时间间隙39被输出。同时，奇地址寄存器增加，并准备好获取下一个字节。接着偶地址读取请求36后，被请求的偶字节数据(它已被预先获取)在时间间隙40被输出。同时，偶地址寄存器增加，并准备好获取下一个字节。接下来又产生奇地址请求37。在时间间隔41里，输出时间间隙39时获取的数据，奇字节地址寄存器增加，预先获取的下一个奇字节被初始化。预先获取模式如上文所述不断重复。这种方法的优越性是，使用于存取奇存储器的时间TREADODD除了包括下一个奇地址读取循环外，还包括完整的下一个偶地址读取循环。偶地址存储器访问具有同样的优点。

在上文的例子中，读取执行的频率被限制在存储器速度的两倍，不过这个速度可以提高，只用简单地将ROM34分为多于两个(奇和偶)部分。

如上文所述，本发明的优点是有效地减少了寻址大存储器所需的管脚数。在程序存储器的情况下，上述优点可以不需要效率补偿就可获得，在存储器中，包括了实现的设备，除非是CPU另外指明，下一个地址是比前一地址大1。实际上，如下文所述，由于本发明的组织，在速度和能量消耗上都可以进一步节约。

讨论一个“最坏情况”下的微处理器指令，在同一指令中要实现地址的两个转变。在所举的例子中，是一个未定向程序计数器相对跳转。假设这个指令包括了一个单字节指令代码，后跟1字节的偏移量，该偏移量必须加到程序计数器上以获取从该处开始的地址，接下来将检索一个3字节的数，作为下一指令的地址。被保存的程序略图如下所示：

地址＝x：从这里跳转，加上

x＋1：偏移量

x＋2：……

x＋3：……

：…

x＋偏移量＋1：最终跳转目的的字节1

x＋偏移量＋2：…………………………………2

x＋偏移量＋3：…………………………………3

如上所述，通常偏移量是从跳转＋偏移量指令的末两个字节算出的。

下面的表格分别列出了根据当前技术和本发明，对所述的程序指令可能出现的总线处理：

当前技术位数方式位本发明方法位数

24位地址x至ROM 24 已经获得

读跳转指令 8 00 读跳转指令 8

x＋1至地址总线发 24 已经获得

读偏移量 8 00 读偏移量 8

计算y＝x＋1＋偏移量计算y＝x＋1＋偏移量

y至地址总线 24 01 y的字节1至地址总线 8

读目的地址的字节 18 (10 如果1-＞2有进位，字节28)

y＋1至地址总线 24 (11 如果2-＞3有进位，字节38)

读目的地址的字节 28 00 读目的地址的字节 18

y＋2至地址总线 24 00 读目的地址的字节 28

读目的地址的字节 38 00 读目的地址的字节 38

目的地址至总线 24 01 目的地址字节1至总线 8

--------------------- 10 目的地址字节2至总线 8

读下一个指令码 11 目的地址字节3至总线 8

----------------------

00 读下一个指令码

-------------------------------------------------------

全部24位处理：6次全部24位处理：0次

全部8位处理：5次全部8位处理：9-11次

全部2位处理：4-6次

全部位处理：184次全部位处理：80-100次

从上面可以看出，对于这“最差情况”的指令，总线处理的全部数量最多是11次，这与当前技术下的次数相同，而且由于偏移量字节并不是必须向另两个地址字节进位，总线处理的全部数量往往是9次或者10次。因此本发明存储器寻址机制可望获得平均10％的速度提高。而且随着位处理的减少，总线的能量消耗也减少，它可以减少到当前技术下能量消耗的43％～53％。

从上文还可以看出，在当前技术下，管脚数为24位地址管脚，8位数据管脚，一条片选线和一条输出使能线，总共是34个管脚。相比之下，发明的方法是只用8位总线，两条方式控制线，一个片选脚和一个选通脚，这样仅需12个管脚(比当前技术节约22个管脚)。因此，本发明除了可能适度提高计算机速度外，还允许在管脚数和能量上有相当多的节约。

依据本发明的第四个方面，通过向程序存储器传送程度更高的智能化编码而实现速度的更大提高和能量消耗上的进一步减少。将方式控制线从2条扩展为3条，便可以定义8中不同的方式，例如下面：

方式线功能

000 读字节并且地址增加1

001 读字节并且地址增加它本身的值

010 读字节并且保持，如果下一方式是001则加到地

址的中间字节上

011 读字节并且保持，在连续三个011方式后成为新

地址字节

100 将地址复位到0

101 装载地址字节1

110 装载地址字节2

111 装载地址字节3

由于在存储器中引入了这个智能，上文中的非定向相关跳转的例子就成了下面的总线处理队列：

方法操作

000 读取跳转操作码

001 读取下一个字节并且地址增加本身的数值

011 读取字节并保持

011 读取字节并且用这个和前两个读取的字节来更

改地址

这种方法用五个8位总线处理加上3个方式位处理完成非定向相关跳转指令，比当前技术在速度上提高了2.2倍，在总线消耗上减少3.3倍。

参看图4，这里将描述一个作为范例的具有许多上述特征的存储器设备实施方案，这个范例存储器设备可以是一个ROM或是一个RAM，它包括了一个数据存贮401，其中有一些独立地址存贮单元403。在数据读操作之后，数据在数据端405出现。

由存贮单元403的数量定义的地址空间需要一个全地址407。该地址是通过将一定量的址段寄存器409的输出级联起来而得到的。每一个地址段寄存器409的地址宽度与地址总线411的宽度相等，地址总线411运载由处理器(图中没有标出)发出的地址段。例如，如果一个全地址407是24位宽，且地址总线411每次从处理器接收8个地址位，那么将需要三个8位宽的地址段寄存器。地址段数据装载控制逻辑413从处理器接收地址段，并在控制信号产生器415产生的地址段加载控制信号的控制下，将地址段载入适当的地址段寄存器409中。根据上文详述的原理，控制信号产生器在从处理器接收到的方式控制信号的基础上，产生一个适当的地址段装载控制信号。例如，如果使用上文所述2位方式信号，方式值01，10和11则分别表示加载，低有效位、中间和最高有效位地址段寄存器409。

作为范例的存储器设备还包括了地址增量控制逻辑417，与地址段寄存器409相对应，用来完成全地址407的递增。地址段增量控制逻辑417使地址递增操作响应由控制信号产生器415产生的地址增量控制信号。如上文完整的描述，从处理器接收的方式控制信号可被编码用来包括递增命令。

在范例的存储器设备中还包括地址调节逻辑419，它包括了一个寄存器421。地址调节逻辑419在控制信号产生器产生的控制信号的指导下，使一些地址段寄存器409的内容成为这样一个数值：它是预先从数据存储器读取的一个或多个数据值的函数。寄存器421与数据端口405相对应，这样它便可以在适当的时间里接收并保存这些预先读取的数值为将来使用。如上文详述，从处理器而来的方式控制信号可以是被任何种方法编码，使得地址调节逻辑419用从数据存储器401预先读取的数据值的内容装载一个或多个地址段寄存器409。另一种情况是，地址调节逻辑419可以被方式控制信号指导，将一个或多个预先从时间存储器401读取的值与相应的当前保存在地址段寄存器409中的值相加。地址调节逻辑419确保了适当的进位位从较少有效位的地址段寄存器进位到有效位大1的寄存器，从而保证所有的地址值被正确地调节。

图4中所示的范例存储器设备还包括了双向地址/数据复用逻辑423，与通用处理器地址/数据总线425相对应。如上文详述，处理器可以在同一总线上复用地址段和数据，从而进一步减少所需的管脚数。双向地址/数据复用逻辑423使通用的处理器地址/数据总线425，在由控制信号产生器415产生的控制信号的指导下，可选地与地址段数据加载控制逻辑或数据端口405相对应。如上文详述，从处理器发来的方式控制信号可被编码，用来表示处理是否使用通用处理器地址/数据总线425运载数据或地址段。

上文所阐述的本发明代表了，与传统的当前技术所不同的，中央单元与它们相关的存储器之间新的关系。通过在存储器中引入一些算术的智能方法，来帮助它决定将被存取的下一个地址，与当前技术相比，可以在速度，能量和芯片管脚上得到节约。这对于使用电池的带微处理器的便携设备尤其有意义。由于篇幅所限，不可能阐述本发明的所有可能的由本技术领域中技术人员在此思想的基础上派生出的所有变化和实施方案。所有这样的派生技术都是在本发明范围之内，详细的定义见下文的权利要求。

权利要求书

按照条约第19条的修改

1.计算机存储器设备，包括：

一个数据存储器，它包括：

用于保存程序指令和常数的预定数量的独立可寻址存储单元；和

数据端口，与上述预定数量的独立可寻址存储单元相对应，用于和被寻址的预定数量的独立可寻址存储单元之一进行数据交换；

内部寻址设备，用来保存一个全地址，该地址决定在存储器操作期间上述预定数量的独立可寻址存储单元的哪一个将被存取，上述全地址包括至少两个级联的地址段，上述内部寻址设备包括：

至少两个地址段寄存器，而这两个以上的地址段寄存器的输出信号级联后表示上述全地址；而

地址段输入设备，与上述的两个以上的地址段寄存器相对应，响应第一控制信号，用于接收从处理器而来的输入地址段，上述接收到的输入地址段可选地代表上述两个以上级联地址段之一，并且用于将上述输入地址段保存在相应的上述两个以上地址段寄存器之一中，存于哪个寄存器由上述第一控制信号决定；

方式输入设备，用于接收从上述处理器而来的方式控制信号，该方式控制信号可选地分别表示多种方式之一；

第一控制信号产生设备，与上述方式输入设备以及上述地址段输入设备相对应，用于产生所述的第一控制信号，来响应上述接收到的表示地址段加载方式的方式控制信号，上述的产生了的第一控制信号指明了上述两个以上的地址段寄存器中，哪个将接收从所述的地址段输入设备发来的接收到的输入地址段。

第二控制信号产生设备，与上述方式输入设备相对应，用于产生所述的第二控制信号，来响应上述接收到的方式控制信号，其中所述第二控制信号表示上述全地址将被修改而没有从上述地址段输入设备接收上述输入地址段。

2.权利要求1的计算机存储器设备，其中上述的内部寻址设备进一步包括了增量设备，与上述两个以上地址段寄存器相对应，响应第二控制信号，用于调节保存在上述两个以上地址段寄存器中的数值，从而增加表示上述全地址的输出信号的级联；

3.权利要求2的计算机存储器设备，其中

上述独立可寻址存贮单元被组成几个组，每个组用于存取，它们根据具有相应的预定义值的全地址的低位来选择确定；

上述计算机存储器设备还包括一些设备，用于上述全地址增加之后自动地初始化一个存储器获取操作，目的是在后来的存储器存取过程中由上述处理器为检索预先获取数据。

4.权利要求1的计算机存储器设备，进一步包括接口设备，与上述数据端口以及上述地址段输入设备相对应，用于和上述处理器交换信号，而该信号可选地代表上述接收到的输入地址段和上述数据。

5.权利要求1的计算机存储器设备，其中每个上述地址段都是8位宽。

6.权利要求4的计算机存储器设备，其中每个上述数据位都是8位宽。

7.权利要求1的计算机存储器设备，其中每个上述数据位都是8位宽。

8.权利要求1的计算机存储器设备，其中上述的内部寻址设备进一步包括了增量设备，与上述两个以上地址段寄存器以及数据端口相对应，响应第一调节控制信号，用于调节保存在上述两个以上地址段寄存器中的数值，从而使用上述存储器读取操作后出现在上述数据端口的数值来增加表示上述全地址的输出信号的级联；

并且其中上述的计算机存储器设备进一步包括了调节控制信号产生器，与上述的输入设备以及上述调节设备相对应，用于产生第一调节控制信号，响应上述表示第一地址调节方式的接收到的方式控制信号。

9.权利要求7的计算机存储器设备，其中上述的内部寻址设备进一步包括了寄存器设备，与上述两个以上地址段寄存器以及数据端口相对应，响应第二调节控制信号，用于保存在上述存储器读取操作后出现在上述数据端口的数值，

而且，上述调节设备进一步响应第三调节控制信号，用于调节保存在上述两个以上地址段寄存器中的数值，从而使得表示全地址的输出信号增加一定量，所增加的值包括了保存在上述寄存器设备中的数值，该数是在上述存储器的一个读取操作之后出现在上述数据端口上的数值级联而成的，

其中上述调节控制信号产生设备与上述寄存设备相对应，而在存储器操作期间，上述调节控制信号产生设备产生上述第二调节控制信号，与所述的接收到的方式控制信号相对应，该方式控制信号表示了一个第二地址调节方式，在接下来的存储器操作期间，产生上述第三调节控制信号，与上述接收到的方式控制信号相对应，该方式控制信号表示了一个第一地址调节方式。它的前一存储器操作期间接收到的方式控制信号表示上述第二地址调节方式。

10.权利要求1的计算机存储器设备，其中上述内部寻址设备进一步包括了替代设备，与上述两个以上地址段寄存器和上述数据端口相对应，响应第一替代控制信号，它用在所述存储器的读取操作后出现在所述数据端口上的数值来替代保存在上述两个以上地址段寄存器之一中的数值，

其中所述计算机存储器进一步包括了替代控制信号产生设备，与所述方式输入设备和所述替代设备相对应，用来产生所述第一替代控制信号，响应所述接收到的方式控制信号，该信号表示一个第一地址替代方式。

11.权利要求9的计算机存储器设备，其中上述内部寻址设备进一步包括了寄存器设备，与两个以上地址段寄存器和上述数据端口相对应，响应第二替代控制信号，它用在所述存储器的读取操作后出现在所述数据端口上的数值来替代保存数值，

其中上述的替代设备进一步响应第三替代控制，用前一个存储器操作期间保存在上述寄存器中的值替代保存在第一个上述的两个以上地址段寄存器中的第一个值，并且用上述存储器读取操作之后出现在上述数据端口的数值来替代保存在上述第二个所述的两个以上地址段寄存器中的第二个值，

其中上述替代控制信号产生设备与上述寄存器设备相对应，而上述替代控制信号产生器产生的第二替代控制信号响应接收到的、代表了第二地址替代方式的方式控制信号，并且产生上述第三替代信号，在存储器操作期间响应上述接收到的表示第一地址替代方式的方式控制信号，该存储器操作跟在前一存储器操作之后，在前一存储器操作期间，前面接收到的方式控制信号表示上述的第二地址替代方式。

12.一个处理器，包括：

输出设备，在第一个存储器操作期间将地址段信号输出到存储器设备，该地址段信号可选地代表两个以上地址段之一，当级联在一起时，代表了用于对所述存储器设备寻址的全地址；

输出设备，在第一个存储器操作期间将第一方式控制信号输出到存储器设备，该信号指明所述的地址段信号代表两个以上地址段之中哪一个。

13.权利要求12的处理器，其中第二方式控制信号指明前面的输出地址段应该用预定义的数量来增加。

14.一个处理器，包括：

输出设备，在第一个存储器操作期间将引起所述存储器读取操作的信号输出到存储器设备；

输出设备，在第二个存储器操作期间将方式控制信号输出到存储器设备，该信号指明上述存储器设备将要使用在上述第一存储器操作期间读到的数据，作为至少是全地址的一部分。

15.一个处理器，包括：

输出设备，在第一和第二个存储器操作期间将引起所述存储器读取操作的信号输出到存储器设备；

输出设备，在第三个存储器操作期间将方式控制信号输出到存储器设备，该信号指明上述存储器设备将要使用在上述第一和第二存储器操作期间读到的级联数据，作为至少是全地址的一部分。

16.一个处理器包括：

输出设备，在第一个存储器操作期间将地址段信号输出到第一存储器设备，该地址段信号可选地代表两个以上地址段之一，当级联在一起时，代表了用于对所述第一存储器设备寻址的全地址；

输出设备，在第一个存储器操作期间将第一方式控制信号输出到存储器设备，该信号指明所述的地址段信号代表两个以上地址段之中哪一个；

输出设备，将一个用于对所述第二存储器设备寻址的全地址输出到第二存储器设备。

17.权利要求16的处理器，其中第一存储器设备是为了保存将被上述处理器执行的指令的。

Claims

1.计算机存储器设备，包括：

一个数据存贮，它包括：

至少两个地址段寄存器，其中这两个以上的地址段寄存器的输出信号级联后表示上述全地址；而

地址段输入设备，与上述的两个以上的地址段寄存器相对应，相应第一控制信号，用于接收从处理器而来的输入地址段，上述接收到的地址段可选地代表上述两个以上级联地址段之一，并且用于将上述输入地址段保存在相应的上述两个以上地址段寄存器之一中，存于哪个寄存器由上述第一控制信号决定；

方式输入设备用于接收从上述处理器而来的方式控制信号，该方式控制信号可选地表示几种方式之一；

2.权利要求1的计算机存储器设备，其中所述的内部寻址设备进一步包括了增量设备，与上述两个以上地址段寄存器相对应，响应第二控制信号，用于调节保存在上述两个以上地址段寄存器中的数值，从而递增表示上述全地址的输出信号的级联；

而其中上述的计算机存储器设备进一步包括了第二控制信号产生设备，与上述的输入设备以及上述增量设备相对应，用于产生第二控制信号，响应上述表示全地址增量方式的接收到的方式控制信号。

3.权利要求1的计算机存储器设备，进一步包括接口设备，与上述数据端口以及上述地址段输入设备相对应，用于和上述处理器交换信号，而该信号可选地代表上述接收到的输入地址段和上述数据。

4.权利要求1的计算机存储器设备，其中每个上述地址段都是8位宽。

5.权利要求4的计算机存储器设备，其中每个上述数据位都是8位宽。

6.权利要求1的计算机存储器设备，其中每个上述数据位都是8位宽。

7.权利要求1的计算机存储器设备，其中上述的内部寻址设备进一步包括了调节设备，与上述两个以上地址段寄存器以及数据端口相对应，响应第一调节控制信号，用于调节保存在上述两个以上地址段寄存器中的数值，从而使用上述存储器读取操作后出现在所述数据端口的数值来增加表示上述全地址的输出信号的级联；

并且其中上述的计算机存储器设备进一步包括了调节控制信号产生设备，与上述的方式输入设备以及上述调节设备相对应，用于产生上述第一调节控制信号，响应上述表示第一地址调节方式的接收到的方式控制信号。

8.权利要求7的计算机存储器设备，其中上述的内部寻址设备进一步包括了寄存器设备，与上述两个以上地址段寄存器以及数据端口相对应，响应第二调节控制信号，用于保存在上述存储器读取操作后出现在上述数据端口的数值，

而且，其中上述调节设备进一步响应第三调节控制信号，用于调节保存在上述两个以上地址段寄存器中的数值，从而使得表示全地址的输出信号增加一定量，所增加的值包括了保存在上述寄存器设备中的数值，该数是在上述存储器的一个读取操作之后出现在上述数据端口上的数值级联而成的，

9.权利要求1的计算机存储器设备，其中上述内部寻址设备进一步包括了替代设备，与上述两个以上地址段寄存器和上述数据端口相对应，响应第一替代控制信号，它用在所述存储器的读取操作后出现在所述数据端口上的数值来替代保存在上述两个以上地址段寄存器之一中的数值，

10.权利要求9的计算机存储器设备，其中上述内部寻址设备进一步包括了寄存器设备，与两个以上地址段寄存器和上述数据端口相对应，响应第二替代控制信号，它将在所述存储器的读取操作后出现在所述数据端口上的数值进行存贮，

其中上述替代控制信号产生设备与上述寄存器设备相对应，而上述替代控制信号产生设备产生的第二替代控制信号响应接收到的、代表了第二地址替代方式的方式控制信号，并且产生上述第三替代控制信号，在存储器操作期间响应上述接收到的表示第一地址替代方式的方式控制信号，该存储器操作跟在前一存储器操作之后，在前一存储器操作期间，前面接收到的方式控制信号表示上述的第二地址替代方式。

11.一个处理器，包括：

12.权利要求11的处理器，进一步包括输出设备，在第二个存储器操作期间将第二方式控制信号输出到存储器设备，该信号指明前面的输地址段应该被修改了。

14.一个处理器，包括：

输出设备，在第一个存储器操作期间，将引起所述存储器读取操作的信号输出到存储器设备；

输出设备，在第二个存储器操作期间，将方式控制信号输出到存储器设备，该信号指明上述存储器设备将要使用在上述第一存储器操作期间读到的数据，作为至少是全地址的一部分。

15.一个处理器，包括：

输出设备，在第一和第二个存储器操作期间，将引起所述存储器读取操作的信号输出到存储器设备；

输出设备，在第三个存储器操作期间，将方式控制信号输出到存储器设备，该信号指明上述存储器设备将要使用在上述第一和第二存储器操作期间读到的级联数据，作为至少是全地址的一部分。