CN1190255A

CN1190255A - 集成电路的测试方法与装置

Info

Publication number: CN1190255A
Application number: CN98103705A
Authority: CN
Inventors: 伯纳德J·佩帕特; 克拉克·谢泼德; 艾尔弗雷德·拉里·克劳奇; 罗伯特·阿什
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1997-02-04
Filing date: 1998-01-26
Publication date: 1998-08-12
Also published as: EP0856794A1; KR19980071048A; US5929650A; TW358997B; JPH10223716A; SG78283A1

Abstract

一种探测有缺陷的CMOS器件的方法,利用一个做在芯片和(或)圆片一次性面积上的监测电路来监测静态电流的状态。将监测单元加进圆片的划片道中,其中压焊点做在芯片的角上并且通过圆片的金属连线与监测单元连接。监测单元10根据表示电压随时间衰减的IDDQ来确定缺陷芯片,其中Vdd通过监测单元中的开关加到芯片上。其它的实施方法将不同的配置和功能及其它测试加入圆片级测试系统。

Description

集成电路的测试方法与装置

本发明与集成电路的测试有关，更具体地说与静态电流测试和圆片级测试相关。

当一个互补金属氧化物半导体(CMOS)电路处于静态时，理想地说，电路中没有从电源流出的电流。一个有缺陷的CMOS逻辑器件可以使得有电流从电源流出。理论上讲，通过测试静态漏(源)电流IDDQ来表征CMOS逻辑器件并找出有缺陷的器件是可能的。虽然一个有缺陷的CMOS器件可能在它的瞬态电流中会表现出异常情形，但是一般来说可以预计，由于有缺陷的个别逻辑门所引起的异常瞬态电流会被整个电路的瞬态电流所掩盖。当然，对每一个逻辑门都做一个电流监测器使得异常瞬态电流成为可测的并且测试速度提高是可能的。然而，这种方法要求太高，在应用中可能是行不通的。

有许多关于现有技术中各种静态电流测试方法的信息，包括：“CMOS超大规模集成电路的内置电流监测器”，A.Rubio等人著，1995年在法国巴黎举行的IEEE欧洲设计与测试年会上发表；“内置电流测试”，W.Maly和M.Patyra著，发表于IEEE固态电路期刊，第27卷，第3期，1992年3月号；“电流测试的均衡BIC传感器”，J.Rius和J.Figueras著，发表于《电子测试、理论和应用》期刊，1992年；以及“CMOS中IDDQ测试的内置电流传感器”，C.Hsue和C.Lin著，在1993年国际测试年会上发表，由新泽西州普林斯顿的AT&T贝尔实验室出版。

正如在现有技术中所见到的，静态电流测试在CMOS数字电路中是有效的，有较高的探测明显缺陷的覆盖水平，而只需较少数量的测试向量。片上内置的电流传感器相对于片外形式具有更多的优点，因为片上传感器能够以更高的鉴别力来探测有缺陷的静态电流水平，并且具有相对较快的测试速度。可靠的电路设计成为电流测试技术应用中的关键点。静态电流测试电路在测试超大规模(VLSI)CMOS集成电路中的应用已经被评估过。一大套传感器的开发可以获得。

一个静态CMOS单元的电流并不总是固定的。当输出时钟的转变发生时，一个IDD电流的尖峰就能够被观察到。这个尖峰是由于在输出电路节点处负载电容的充电和放电引起的，另外，流经电路部分中PMOS和NMOS晶体管的改变状态的叠加电流也能引起这种尖峰。当这种转变完成后，单元处于静态，而且实际上，IDD接近于零并且在转变发生之前一直保持在这个范围之内。静态电流对电路性能衰减和其它引起IDDQ高于正常IDDQ许多数量级的缺陷十分敏感。根据IDDQ电流的这种特性来探测缺陷。

基本上认为，器件的缺陷电流的测试是通过对器件Vdd衰减的观察而得到的。这是由于器件电源线的寄生电容的放电而引起的。参照图2，IDDQ电流的测量需要一个额外的Vdd压焊点或一个伪Vdd(PVdd)通过一个开关来提供动态电流，如图2中所示的开关20。两个外加数字信号，激励12和监测器14用来确定表征缺陷电流的延迟时间。注意图2中标注为监测器10的电路为芯片上每一个Vdd引脚所重复。

静态电流的测量和测试提供了CMOS器件许多方面的信息。可以期望得到流水线器件测试，特别是减少与测试相关的硬件以及减少测试所需时间的静态电流测试。同样，也可期望扩展静态测试，并因此减少保证故障覆盖率的测试次数。

概要：在下面的阐述中，将列出大量具体的细节，例如具体的时序、字或字节长度等，来提供一个对本发明的全面理解。然而，显然对于那些本领域的技术人员，没有这些具体细节，本发明仍可被理解。在另一种情况下，为了不至于因一些不必要的细节而影响了对本发明的理解，电路以框图的形式示出。通常，关于时序考虑的细节和类似的细节被省略，因为这些细节对整个发明的理解不是必要的，并且是在相关技术领域中普通人员的技能范围内。

术语“总线”用于指代多个信号或用于传输一个或更多各种象数据、地址、控制或状态等这些信息类型的导线。术语“确认”和“否认”分别用来指代将一个信号、状态码或类似的电路置于其逻辑真或逻辑假状态。如果逻辑真状态是逻辑电平1，那么逻辑假状态就是逻辑电平0。反之，如果逻辑真状态是逻辑电平0，那么逻辑假状态就是逻辑电平1。

出于一致性和连续性的目的，具有多种功能和(或)为明确起见而采用多个名称的压焊点或引脚，比如一个用于伪Vdd和输出的压焊点(PVdd/0UT0)，可以由任一个或所有可采用的名称表示。任何或所有使用名称的缺省并不意味着这个压焊点或引脚的任一功能或特性的消失。

应要理解的是，为了描述的简单明了，所阐述的部分没有必要按比例画出。例如，为了清楚，一些部分的尺寸相对于其它部分被放大。此外，在合适的地方，参照号被重复，用于指示相应的或类似的部分。

工作原理：本发明给出了一种扩大了现有技术的测试覆盖面并且减少了进行测试所需的传统测试向量数量的静态电流测试方法。本发明具体适用于现有技术所要求的开关数不能过多的大规模集成电路。在应用于圆片级测试的本发明的一个实施方法中，测试电路做在划片道里，避免了把集成电路上宝贵的硅面积用于测试电路。本发明提出了一种只需一个引脚对器件提供电源就能进行静态电流测试的方法。本发明的另一个实施方法是用大的与端口引脚相关的P沟上拉管来实现并联开关。本发明的另一个实施方法则为给集成电路提供测试信号而加进一个线性反馈移位寄存器(LFSR)。第二个LFSR可用于测试结果的证实或向量分析。任一个或两个LFSR均可包含在划片道里。

在本发明的一个实施方法中，电流监测器、测试激励产生器、响应分析器和时钟对于测试被电路(CUT)来讲都是外部的，这样可以减少进行测试所需的硅面积。对圆片级测试，划片道未用的面积被用于测试，然后在芯片组装过程中废弃。这种测试方法的优点包括增加了用于设计集成电路的芯片面积，用比通常圆片级测试(即器件测试器的速度)要高的频率测试芯片的可变频率控制的可用性，以及使用划片道中一个监测电路来测试多个集成电路的能力。

本发明的另一个实施方法利用了那些因封装造成的配置限制以及其它原因造成的未使用芯片面积。比如，一般来说边角由于热的或机械应力而无法接出，这些应力常常导致钝化层裂开和其它可靠性问题。对这些芯片一次性部分的使用允许一种高效率的测试，这种测试并不与器件的功能或可用的电路面积相矛盾。这些一次性面积的使用还使改进的内置式测试(BIST)的应用超出圆片级测试。BIST不仅对用户而且对工厂测试都具有价值。在一个实施方法中，电流监测器、激励产生器、响应分析器和时钟都做在集成电路中，并且通过减少测试向量数来简化器件测试。

本发明的另一个实施方法是把电流监测器加进划片道中，而把激励产生器和时钟则放在芯片上。已有许多种设计者和用户可得到的本发明的变化形式。

图1以框图的形式示出一个根据本发明的一个实施方法的测试系统。

图2以电路图的形式示出根据本发明的一个实施方法的图1中测试系统的详细部分，它有一个芯片内的测试单元和一个芯片外的监测单元。

图3以框图的形式示出根据本发明的一个实施方法的划片道中含有监测器的圆片的一部分。

图4以框图的形式示出根据本发明的一个实施方法的静态电流划片道单元。

图5以框图的形式示出根据本发明的一个实施方法的含有一个芯片和一个监测单元的圆片。

图6以框图的形式示出根据本发明的一个实施方法的含有用于静态测试的测试组的芯片。

图7以框图的形式示出根据本发明的一个实施方法的图6中含有一个监测单元和一个用于测试组的逻辑电路的芯片的一部分。

图8以框图的形式示出根据本发明的一个实施方法的图7中的监测单元。

图9以框图的形式示出根据本发明的一个实施方法的图7中测试组的一部分。

图10以框图的形式示出根据本发明的一个实施方法的为测试电路而加进了与图7中一样的图案产生器和响应分析器的有一个输入测试组和一个输出测试组的测试系统。

图11以时序图的形式示出根据本发明的一个实施方法的在静态电流分析中触发和监测信号的关系。

图12以时序图的形式示出根据本发明的一个实施方法的在静态电流测试中Vdd电压的延迟和保持的关系。

图13以框图的形式示出根据本发明的一个实施方法的在圆片上进行静态电流测试的探针卡和带有测试芯片的探针卡的对准。以及

图14以框图的形式示出根据本发明的一个实施方法的具有可进行变化频率测试的时钟产生器的测试系统。

图1示出了一个带有芯片5和监测器10的测试系统1。芯片5在芯片的角上包括测试单元8并且有至少一个电压源Vdd。监测单元10通过导线16向芯片5提供电源电压Vdd，并通过导线17使监测单元10接地。芯片5通过导线12向监测单元10提供触发信号。触发信号由测试单元8提供。测试单元8通过导线14从监测单元10接收监测信号。测试单元8通过导线18向监测单元10提供伪Vdd或“PVdd”。在本发明的一个实施办法中芯片5向监测单元10提供一个IDDQ状态信号。另外，芯片5通过导线120向监测单元10提供一个IDDQ MODE信号。当芯片处于工作状态并且做好IDDQ测试准备时，IDDQ MODE信号作出显示。

监测单元10具有在芯片5上进行静态测试能力。芯片5上被测试的电路部分称为被测电路或“CUT”。

图2示出了本发明的一个实施方法，其中监测单元10如在前述Rubio的文章中详细介绍的一样。芯片5具有与监测单元连接的Vdd压焊点6和接地压焊点7。Vdd6通过导线16与监测单元10连接。在本发明的一个实施方法中，导线16通过连接金属层在圆片上形成。在另一个实施方法中，导线16是一个通过探针卡的一个短通路。图2中示出的导线16做在划片道上。注意，监测单元10做在划片道中。芯片5还有另外的用阴影表示的与静态测试无直接联系的压焊点。注意，这些额外的压焊点9用于完成与芯片5工作一致的其它功能。

在本发明的一个实施方法中，芯片5的上角定为测试单元8。测试单元8做在芯片5的一次性部分上，因为边角一般不键合引出，是表示无用的部分。测试单元8包括压焊点ACT2，MONOUT3，和PVdd4。ACT2通过导线12与监测单元10连接，用于提供触发信号。测试单元8提供触发信号给逻辑门22，放大器24，电平探测器26和锁存器28。在本发明的一个实施方法中，PVdd4给图2中监测单元10的所有电路提供电源。注意，逻辑门22是一个或非门，并且触发信号提供给锁存器28的复位输入端。MONOUT3通过导线14与监测单元10连接，使得测试单元8接收到监测信号。这个监测信号作为锁存器28的一个输出。PVdd4通过导线18与监测单元10连接。PVdd4是一个与开关20和监测单元10中放大器24连接的伪Vdd。注意，PVdd4通过划片道中的监测单元10与Vdd6连接。导线16还连接放大器24的一个输入。放大器24通过导线19连接电平探测器26。电平探测器26通过导线13再与锁存器28连接。

图3示出了一部分圆片70上的芯片配置和监测器组。圆片70由多个划片道65确定布局的芯片构成。这里，芯片72是一个做在圆片70上芯片的例子。芯片72被四个监测单元60、61、62、63所包围。注意，在圆片70的参数中，每一个芯片至少有一个相邻的监测单元。另外的实施方法加进了各种配置，有的要求较少的监测单元。每一个监测单元都包含在划片道中。每一个监测单元都类似于监测单元10。监测器63位于芯片72和芯片74之间。在本发明的一个实施方法中，监测器63被用来测试芯片72和芯片74。也就是说，监测器63可用于测试芯片72和(或)芯片74。在另一实施方法中，监测器63仅用于测试芯片74而监测器62仅用于测试芯片72。在本发明的一个实施方法中，监测单元60、61、62、63分别代表一个包含根据图1中的测试单元8和监测单元10部分的复合单元。

注意，其它的实施方法可能会加进一些监测器，并且可以加进监测单元10的别的实施方法。注意，监测器60、61、62、63包括在划片道65中。在本发明的一个实施方法中，监测器60、61、62、63都用于测试芯片72，其中每一芯片的测试都使用它每边的监测单元，这使得对任一单元有格外电源要求的大芯片全部覆盖。注意，定制的配置可以满足各种圆片尺寸。

接下来是图4，图4示出了监测单元10的一个实施方法，IDDQ划片道单元51置于划片道65中。监测逻辑单元54是IDDQ划片道单元51的一部分。与监测逻辑单元54相邻的是几个压焊点，包括PVdd30、32、50，Vdd34、36，MONOUT38，ACT40，IN0 42，IN1 44，IN2 46，IN3 48和GND52。在图4所表示的实施方法中，IDDQ划片道单元51包括与图2中测试单元8所含压焊点相同的压焊点。如图2中所示，压焊点ACT2，MONOUT3和PVdd4分别与图4中的压焊点ACT40，MONOUT38和PVdd50相对应。在IDDQ划片道单元51中，Vdd34，Vdd36和GND52与被测器件上对应的电源和接地引脚短接。图4所示的实施方法，不需要加在图1中测试单元8上的额外压焊点，但是要使用划片道中一次性面积来放置测试用的压焊点。在本发明的一个实施方法中，监测逻辑单元54是包含根据图1中的测试单元8和监测单元10的复合单元。

图5示出了一个根据图2的测试系统，其中ACT2、MONOUT3、PVdd4、Vdd6和GND7均与监测单元10连接。在一个实施方法中，把ACT2、MONOUT3、PVdd4、Vdd6和GND7与监测单元10相连接，专门为从各个压焊点到芯片边缘提供通路，并且随后通过划片道中至少一层与监测单元10连接。为一致性起见，其它的压焊点用阴影表示。图5中的测试系统可以通过芯片上的专用开关，芯片外的开关或芯片上连接输入输出(I/O)环的配置来实现必需的开关。

参照图1，2，和5所示的实施方法，圆片级的测试是通过将测试单元8放在芯片5的至少一个角上来完成的。因为边角的压焊点一般不被键合引出并总的认为是一次性可用，所以这种方法是一个优点。注意，本发明的另一个实施方法包括在芯片5的外面放置测试单元8中所示的压焊点，具体来讲就是ACT2、MONOUT3和Pvdd4。

考虑图2中监测单元10的布局，注意监测单元10中的大部分面积被开关20的尺寸所占用，并象图3所示的一样，多个监测单元10可能被每一个芯片采用。多个监测器允许对芯片5提供更高的电源电压，这对含多个电源压焊点(即Vdd6)的芯片5来讲尤为期望得到。多个监测器的使用使得接收触发信号的监测器都能探测到芯片5的缺陷。另外，在一般的测试条件下(即非静态Idd测试)，监测单元10从测试系统中省去。电源直接与Vdd相连而不是要通过监测单元10的电流监测开关。虽然另外的实施方法将监测单元10放在芯片5上，但是放置在划片道中通常能降低设计限制和提高测试灵活性。

利用芯片5上现有的压焊点尤其具有优势。例如，克服了在芯片5上另加电路的问题，另一实施方法利用现有的与输出压焊点相连的输出缓冲器作为开关。FIGs.6和7示出了输出缓冲器的再利用。

根据图6，芯片71包括几个测试组20、21和29。图7给出了对测试组68的详细描述。如图6所示，测试组68包括PVdd/OUT023，PVdd/OUT135，Vdd25，PVdd/OUT2 37和PVdd/OUT2 37。在测试中，压焊点23可用作伪Vdd，PVdd；并且在一般工作中，压焊点23可作为一个输出，OUT0。所示的其它压焊点有类似的用途。在测试组21和29中有类似的群组。一个测试组中可包含任意数目的输出压焊点。输出压焊点的数量通常是由Vdd压焊点的放置所决定的。测试组20、21和29反映了这种依赖性，因为它们都有被输出压焊点23、35、37和27包围的电源压焊点Vdd25。

参照图7，对一个实施方法的测试组68的详细描述包括压焊点23到27。监测单元67中标有“或非”的输出连接到多路调制器(MUXs)45到47。多路调制器45到47都接收一个表示在一般状态下工作的一般功能输入(NFI)，以及来自NOR输出的一个输入。MUX45与输出缓冲器33连接，MUX47与输出缓冲器31连接。本实施方法的监测单元67包含在芯片71中，并在测试中用现有的输出缓冲器作为开关。Vdd25与图6和7中PVdd/OUT023到PVdd/OUT3 27表示的多个输出压焊点相关。一个输出缓冲器与一个电源压焊点和一个相关的输出压焊点连接，并且每一个输出缓冲器进一步与相关的多路调制器连接。输出缓冲器33与Vdd25和PVdd/OUT0 23连接。MUX45与输出缓冲器33连接。类似的，输出缓冲器31与Vdd25和PVdd/OUT327连接。MUX47与输出缓冲器31连接。在本发明的一个实施方法中，IDDQ测试时，输出N沟道组在IDDQ状态信号高时被关闭。

继续参看图7，静态电流测试由监测单元67控制。监测单元空制与用于测试的输出缓器相连的MUX47至MUX45。在本发明的一个实施方法中，在静态测试期间，监测单元67可以使所有的输出缓冲器P沟上拉管33至31打开或关上，同时使输出N沟道组无效。同样在静态测试期间PVdd加到压焊点23到27上。对于静态测试之外的工作，一般功能输入(NFI〕信号提供给多路调制器45到47，并且在无外部电压加到压焊点23到27时作为输出压焊点。

再参看图7，Vdd25与监测单元67连接。一个触发信号通过ACT55提供给监测单元67。监测单元67输出监测信号给MONOUT43。参照详细描述监测单元67的图8。一个IDDQ状态信号由IDDQ MODE49提供给监测单元67、LFSR57和MUX45-47。Vdd25更进一步与被测电路(CUT〕73连接。监测单元67与监测单元10具有很大的不同，因为监测单元10包含开关20，而监测单元67则将与压焊点23-27相连的输出缓冲器用作开关。监测器67允许伪Vdd电源通过压焊点23-27从芯片71的外部提供。注意，在本发明的一个实施方法中，P沟道开关的阱在一般状态下与Vdd连接，而在IDDQ状态下与PVdd连接。可以得到另外一些转换输出引脚的方法，它们包括利用其它未使用的I/O引脚作为PVdd电源提供的多功能引脚。

图8对图7中监测单元67的一个电路实施方法作了更加详细的说明。监测单元67接收输入Vdd、PVdd、IDDQ状态信号和触发信号。监测单元67向MONOUT43提供输出并提供NOR信号。具体来讲，监测单元67从IDDQMODE49接收IDDQ状态信号作为电平探测器58的输入。IDDQ状态信号同样被提供给放大器56。放大器56与电平探测器58连接。电平探测器58与锁存器59连接。锁存器59输出监测信号给MONOUT43和逻辑门89。逻辑门89还从ACT55接收触发信号并输出NOR输出给MUXs45-47。来自ACT55的触发信号还被提供给锁存器59的复位端。放大器56从PVdd53和Vdd25接收输入。来自ACT55的触发信号提供给放大器56。注意，另一个实施方法可以在内部提供一个PVdd信号，从而不再需要一个单独的PVdd压焊点。

图9示出了一个根据图2中测试系统另一个实施方法的用于IDDQ划片道单元51的端口引脚，其中端口引脚具有失效上拉功能。开关76与Vdd78和输出缓冲器77连接。输出缓冲器77与Vdd78和OUT0连接。在图9所示的另一个实施方法中，一个IDDQ状态信号提供给连接器69和逻辑门75，其中，逻辑门75是一个反相器。一个一般功能输入(NFI〕信号提供给CMOS连接器69，其中，连接器69与开关76和逻辑门75的输出连接。在本发明的一个实施方法中，由于在IDDQ测试期间所有的输出P沟上拉管都无效，因此通过开关20提供给被测电路的电流明显降低。开关20的最后尺寸因此减小，这是电路设计和制造所希望的。

当IDDQ状态信号变低时，监测信号也变低。参照图2，注意，触发信号使得开关20开或关。电源加到Vdd的一般测试是在触发信号为低、开关20关闭时进行的。衰减的一般测试在IDDQ状态信号为低、触发信号为高时进行。衰减一般测试通常用于验证输出缓冲器是否处于规定的状态。正如图9所示，低的IDDQ状态信号使P沟上拉管有效。正如图2所示，在衰减一般测试和IDDQ测试期间，电源提供给PVdd。在衰减一般测试期间触发信号保持高电平。

如图2所示，IDDQ测试在IDDQ状态信号为高，以及电源提供给PVdd时进行。这里开关20做在芯片的一次性部分上或在划片道中，所以衰减一般测试和IDDQ测试使用单一探针配置和单一通道探针测试是可能的。与此相对照，图7所示的实施方法则使用输出P沟上拉管来实现开关20，这样通常需要至少两个探针配置。在电源加到VPDD/OUT023时进行IDDQ测试。在电源加到VDD25进行一般测试期间完成输出校验。

图10示出了本发明的一个实施方法，其中测试系统由一个被测电路的输入和一个被测电路的输出构成。图10中的测试系统加进了线性反馈移位寄存器(LFSR〕来连接被测电路(CUT〕。CUT82是一个被测电路，并且为了清楚起见它被放在测试组和LFSR之间，虽然还有许多与本发明一致的其它配置。输入测试组91直接与CUT82连接。测试向量的产生由用于CUT82而与输入测试组91连接的LFSR92提供。图案产生器也被称作激励产生器。激励的产生演变成一个由通过输入测试组91向CUT82提供各种电压和信号的LFSR92产生的向量。注意，在一个实施方法中，如图14所示，数据提供给LFSR92。LFSR92用来消除激励的产生，它要求加到CUT82的输入源数量少。

加到CUT82向量或激励可以使用较少的输入源来提供，并且应用方法包括串行使用。测试的结果或响应作为CUT82的输出提供给输出测试组90。注意，输入测试组91和(或〕输出测试组90可置于芯片上或包含在划片道中。类似地，图案产生器LFSR92和(或〕响应分析器LFSR93可以在芯片上或被包含在划片道中。输出测试组90进一步与又被称为响应分析器的特征分析器LFSR93连接。LFSR93用于消除测试结果或输出，使得与工作顺序相关的信号储存于一个诸如存储位置或寄存器的存储单元中，从那里信号可以串行移出。图11示出了根据图2所示的本发明一个实施方法的时序图。从时刻t₀开始，一个触发信号变为高电平，根据图2，这个高电平信号将原锁存器28复位并打开开关20。此时监测信号是低电平。在时刻t₁触发信号变为使开关20关上的低电平，并且开始被监测的延迟周期。当监测信号变为表示缺陷的高电平时，监测延迟周期在时间t₂结束。为了复原而变为高电平的监测信号使开关20打开。注意，监测信号变高意味着在芯片5上有缺陷。

继续看时序图图11，在触发信号变高后不久，在时刻t₃，监测信号又变为低电平。注意，开关20直到时刻t₄才关闭。在时刻t₄，触发信号变为使开关20关上的低电平。在时刻t₄以后，触发信号保持低电平并且开关保持关闭。正如时序图11的上部所示，在所示的例子中，t₀到t₃的时间段代表静态IDD高于预计的IDDQ阈值电平的时间。对于时刻t₄以后的周期，静态IDD低于预计的IDDQ阈值电平。注意，在每一个触发信号周期结束时，监测信号在样品窗口中是可测的。

图12与图11相关，并表示相关的电压PVdd，Vdd，IDD，以及放大器24的输出，电平探测器26的输出和监测信号。图12的时序图与图11的时序图总体对应。在时刻t₀，触发信号是高电平且开关20打开。在这一时刻，从图12中可见IDD上有一个对应的尖峰。从时刻t₁开始，Vdd电平开始衰减。从时刻t₁开始，放大器24的输出电平开始增大并在时刻t₂达到阈值电平。到达阈值电平表明探测到一个缺陷，并使得电平探测器26高电平输出，这时的监测信号为高电平。注意，监测信号保持高电平直至时刻t₃。在时刻t₂以后，放大器24的输出衰减至低于阈值电平。电平探测器的输出在时刻t₂出现一个脉冲，并在时刻t₂到t₃的周期内为低电平。

参照图2，11，和12，描述本发明一个实施方法的工作原理的时序图被详细地给出。在工作原理中，监测单元10被触发信号使能。在开始于触发信号下降沿的监测信号周期的开始，电源被开关20与Vdd切断，开关20在一个实施方法中是一个P沟道开关晶体管。在IDDQ故障存在时，Vdd从异常的电流途径衰减，并且放大器24对原始Vdd电平和衰减后的Vdd电平的差进行放大。电平探测器26发出一个高电平脉冲将IDDQ监测锁存器28置位。然后被置位的锁存器28将开关20打开以阻止Vdd的进一步衰减。触发信号的上升沿终止监测信号的周期并且锁存器28被复位以准备下一个周期。

图13示出了根据本发明一个实施方法的安有对准器的圆片上进行的测试，被称为“探针”。在探测时，探针卡被用于连接被测的圆片。探针卡通常由在探针测试中用于提供或接收测试向量、电源、接地、时钟信号和其它给被测电路信号的接触表面组成。接触表面与测试器或测试系统连接。与接触压焊点连接的是与圆片对准排放的引脚或针脚，以便与CUT上各个压焊点匹配接触。

图13示出了一个探针卡对准器100，其中探针卡101包含与图4中IDDQ划片道单元51的压焊点相对应的探针。为了清楚和易于理解，只示出了几个这样的探针。具体来讲，探针卡101的探针包括PVdd30，Vdd34、36，MONOUT38，ACT40，OUT1 87，OUT2 88。Vdd34和36在探针卡101上短接，并且一个对准含有CUT的Vdd的验芯片5，一个对准监测器62。注意，芯片5是与图3中圆片70类似的圆片的一部分。此外，OUT1 87和OUT2 88对准芯片5，而上述的其它探针则对准监测器62。图13所示的探针是探针卡101上典型的类似探针，并且对准芯片5和监测器62。另外，所示的探针代表了探针的一部分。在本发明的另一个实施方法中，探针的类似部分置于探针卡101周围，并且与芯片5和监测器61、芯片5和监测器63、以及芯片5和监测器60相连。其它的实施方法还加进了监测单元60、61、62和(或〕63与芯片5的任一组合。各种配置中各部分的布置可以对大芯片或那些含有功耗计划放置的模块的芯片进行有效和可靠的测试。另外，本发明使这些探针部分可以灵活安排，使得测试环境满足不同芯片的各种尺寸。

与图10所示的实施方法类似的本发明另一个实施方法示于图14。数据被提供给含有一个LFSR的激励产生器81。激励产生器81与CUT83双向连接。CUT83与能够向CUT提供独立时钟信号的时钟产生器85连接。附加时钟源的优点是将频率灵活性加进到CUT83的测试中。时钟产生器85能够对CUT83提供另一种频率，此频率可以比用于测试器或测试环境的最大频率还要高。另一种频率的产生可以使原来的、速度较慢的测试环境在新器件频率提高的情况下进行高性能的测试。一般地，由于探针引起的电感，被测电路必须在比封装好的芯片要低的频率下测试。另外，在圆片级测试中，在离芯片很近的距离内用必需的短引线在电源和地之间加上去偶电容是很困难的。

电流监测器86与CUT83连接，提供一个Vdd给CUT83。此外响应分析器84与CUT83双向连接。响应分析器然后提供数据输出。在本发明的一个实施方法中，数据输出是串行输出。控制信号用于测试系统的控制，具体来讲就是激励产生器81、电流监测器86、响应分析器84和时钟产生器85。在图14所示的本发明的一个实施方法中，激励产生器81在比测试系统要高的时钟频率下工作。响应分析器84衰减为一个输出向量，此输出信号在一个实施方法中，为了被测试器检验，在比激励产生器81要低的时钟频率下串行移至一个外部引脚上。

在本发明的一个实施方法中，时钟产生器85、激励产生器81和响应分析器84都在CUT83之外，并且都在CUT83所在圆片的划片道中。通过将测试电路放在划片道中，芯片面积的使用效率得到了提高。另外，多个芯片可以用同一个测试电路进行测试。时钟产生器85所提供的可变频率控制克服了圆片级测试中一个主要缺点，即在一个有限频率的测试器上需要进行高速测试。

在本发明的另一个实施方法中，图14所示的所有部分都在芯片上，允许本发明测试方法的应用超出圆片级的测试。将测试电路做在芯片上会牺牲芯片上的使用面积，但是，本发明提供了一种改进的内置式测试(BIST〕。此外，包含在芯片中会使得测试电路具有定制用途，这对本领域的分析以及验证测试是很有利的。将电路包含在芯片上的另一个优点是可以减少后期测试的向量数目。

本发明的另一个圆片级测试的实施方法是将电流监测器86放在CUT83之外。激励产生器81和时钟产生器85都包含在芯片中。正如图9所示，在本发明的一个实施方法中，芯片上响应分析器84的工作可以使所有的被测电路的输出失效。在测试中CUT83消耗的电流减少导致更小的开关和成本的降低。

本发明使用静态电流测试和分析以及在圆片上加进划片道的一次性面积，为芯片测试提供了灵活的方法。在本发明的一个实施方法中，芯片的一次性面积，即芯片上不键合引出的边角部分，加进了测试电路。其它的实施方法加进了根据本发明的组合和配置。

本发明的工作原理

根据本发明，有缺陷电路的探测是通过对随时间电压衰减的观察来实现的。所观察的电压是衰减的电源电容性电压。相关的静态IDD电流，IDDQ，是电压Vdd衰减和延迟时间的一个函数。正如图2所示，本发明利用了一个加到开关上的伪电源电压，PVdd。在本发明的一个实施方法中，测试在芯片5上进行。PVdd由被测电路加到监测单元10上。在一般工作状态下开关20是关闭的，并且没有电压从压焊点PVdd4提供给监测单元10。在一般工作状态下电源电压加到压焊点Vdd6上。一般工作状态指的是芯片5的功能测试，不包括静态电流测试。

本发明给出了一个利用从压焊点PVdd4和开关20提供的PVdd来监测静态Idd的方法。测试单元8向监测单元10提供触发信号。在探测中，触发信号从测试器提供给压焊点ACT2，然后从压焊点ACT2又被提供给测试监测单元10。在本发明的一个实施方法中，触发信号是一个低电平有效信号。

触发信号如图11所示在时刻t₁时确立。注意，当触发信号确立后，开关20变为关闭。这时，在图11的样品窗口会看见一段等待周期。样品窗口指的是MONOUT被选通的时间。正如在图11所示的第一个例子中，一个与样品窗口同时发生的高电平监测信号，MONOUT，表明芯片5的静态IDD比IDDQ的阈值要高，并在芯片5上有某种类型的缺陷。

正如图2所示，在一个实施方法中，监测单元10不在芯片5上，并且可以是图3所示的监测单元60、61、62、63中的任何一个。注意，监测单元10通过触发信号在系统时钟变化之间使能，并且在触发信号为高电平期间，测试向量被作为输入提供给芯片5。一旦触发信号变为低电平，监测单元10的监测功能就开始作用。在这个监测周期的开始，电源被开关20与Vdd切断。注意，在本发明的这个实施发明中的开关20是一个P沟道开关晶体管。在静态Idd故障存在时，Vdd通过异常电流途径衰减。放大级用于放大Vdd和PVdd之差。有IDDQ故障时，电平探测器26会发出一个高电平脉冲将锁存器28置位。然后锁存器28打开开关20以阻止Vdd的进一步下降。一般IDDQ测试在第一个高IDDQ电流状态时会损坏芯片。在查找状态期间把Vdd恢复为PVdd电平以及测试被测电路测试的其它状态是这种方法的优点。一个有缺陷的芯片可能只有一个或几个破坏IDDQ电流测试的向量。触发信号的上升沿然后中止监测周期。这时锁存器28复位以准备下一个监测周期。同样要注意的是，无论锁存器28是置位还是复位，PVdd在时钟变化期间都得到满电源。

参照图3，上述的监测单元10可以在监测器60、61、62和63每个中重复。在这个方法中，多个开关被并联。注意，监测开关，比如开关20，为每一个内部电源压焊点所要求。注意，VLSI芯片一般需要多个监测开关。为了使用最少数目的开关以满足芯片面积的限制，开关20可能被做成一个并联的大P沟道器件和一个分流二极管。这种组合可以在IDDQ向量应用中限制PVdd和Vdd的电压差。

注意，附加的压焊点可以加在芯片的角上。通常每一个角可以加三个压焊点，这样每个芯片总共12个压焊点。这种边角压焊点在封装的时候不被接出，但可以用于圆片探测。正如图2所示，边角压焊点可用作ACT2、MONOUT3和PVdd4。图4所示的另一个实施方法利用划片道为压焊点ACT2、MONOUT3H和PVdd4提供面积。根据图4，ACT2对应触发压焊点40，MONOUT3对应MONOUT38，PVdd4对应PVdd32，30和50。图4所示的实施方法的一个优点是，电路在其内部完成，包括所有需要的压焊点，并且可用于测试圆片上的其它芯片。

开关20同触发信号和监测信号一样，可以在芯片上或者在划片道中通过破坏边缝金属的顶层实现。芯片通过圆片上的金属与监测单元连接的实施方法如图5所示。这里只有那些与静态测试有关的压焊点与监测单元10连接。注意，监测单元10包含于圆片上一次性面积中，而那些与静态测试有关的压焊点，如ACT2、MONOUT3、PVdd4、Vdd6和GND7，都包含在芯片5上。此外还要注意，一些在芯片5上的压焊点包含于芯片5的一次性面积中。采用这种方法，就可能使探针测试在同样测试硬件条件下进行衰减的一般测试和IDDQ测试。这里电源通过开关20加到芯片上，而开关20在衰减一般测试期间可以被打开。注意，衰减一般测试允许更慢的输出转换。

在图6，7，8所示的本发明的一个实施方法中，监测单元10包含在芯片71上。注意，芯片71包含图7中所示的测试组68。对于这种实施方法，开关20是通过使用与压焊点23至27相关的输出缓冲器来实现的。注意，开关31至33的使用减少了对通常是监测单元10中最大部分的开关20的

在图6，7，8所示的本发明的一个实施方法中，监测单元10包含在芯片71上。注意，芯片71包含图7中所示的测试组68。对于这种实施方法，开关20是通过使用与压焊点23至27相关的输出缓冲器来实现的。注意，开关31至33的使用减少了对通常是监测单元10中最大部分的开关20的需要。这同样允许在图2所示的实施方法中必要的PVdd压焊点处使用输出压焊点23至27。在图6所示的实施方法中，监测单元包含在芯片71中。

参照图7，ACT55用来向监测单元67提供触发信号。注意，监测单元67与监测单元10类似，然而监测单元10中包括的开关20在监测单元67中却不需要。监测单元67从IDDQ状态压焊点49接收IDDQ状态信号。IDDQ状态信号还决定MUXs45到47的功能。事实上，IDDQ状态信号决定是否进行静态IDD电流测试或者是否实现输出端口的一般功能。在这种情况下，开关20的等效功能由输出缓冲器实现，但监测单元67的功能保持不变而且时序与图11所示的一致。注意，本发明这种实施方法的唯一不同的是监测单元67位于芯片71上而且利用输出缓冲器23至27作为开关。

正如图13所示，为了节约芯片5上的空间，期望将所有附加的监测压焊点都包含在圆片的划片道中。参照图4，在一个实施方法中，IDDQ划片道单元51将所有监测功能单元都含在划片道中。如图4所示的IDDQ划片道单元51的实现是根据图13，在那里探针使IDDQ划片道51所含的压焊点与CUT上相应的任一压焊点之间进行必要的连接。图13表示了向芯片5生器将测试向量以减少的形式提供给CUT83。用于CUT83的向量会产生一个提供给响应分析器84的输出，响应分析器84然后输出一个数据，此数据能被测试系统所处理。注意，Vdd由电流监测器86提供给CUT83。

在图14所示的实施方法中，时钟产生器85独立地提供一个时钟信号给CUT83。另一个比探针上测试器的频率还要高的频率用于测试CUT83。图14所示的测试系统80提供了在单个测试环境中将静态IDD测试和功能测试结合的优点，并具有将测试频率变至比测试环境中可得到的频率更高的能力。测试器和测试环境做的灵活并且寿命更长，不用为了不断增高的器件速度而购买新的测试设备。

本发明利用芯片和圆片上的一次性面积来进行静态电流测试。在本发明的一个实施方法中，边角压焊点用作测试压焊点，在此，这些角空间是一次性的并且在封装中不被接出。本发明可以利用现有的监测电路位于圆片划片道中的技术来实现。注意，通常划片道的面积比压焊点和电路的尺寸要大得多。此外，监测单元的改进、替换和改变都很容易实现而不用改变芯片的设计。

本发明给出了一种减少测试所需向量以及为了冗余而在每一芯片上使用多个电流监测器的圆片测试方法。本发明并不排斥一般测试，在此，监测器因直接将Vdd接电源而不是通过监测电路来提供电源而从测试电路中省去。

本发明还提供了利用静态电流测试来决定一个芯片是否符合预定的指标，或者探测芯片中的任一缺陷，或者验证一个芯片功能完整性的方法。

Claims

1一个圆片，具有以下特征：

一个集成在圆片第一部分上的第一芯片；并且

一个集成在圆片第二部分上的第一监测电路，其中圆片的第二部分与第一部分分开，第一监测电路进行验证第一芯片预定工作的第一测试工作；

其中第一测试工作测量第一芯片流出的电流。

2一个测试系统，具有以下特征：

一个集成在圆片第一部分上的第一芯片；

一个集成在圆片第二部分上的监测电路，其中圆片的第二部分与第一部分分开，监测电路进行验证第一芯片预定工作的测试工作；以及

一个与第一芯片和监测电路连接的测试器件，有选择地使监测电路进行验证第一芯片预定功能的测试工作；

其中圆片的第二部分集成在圆片的一次性部分上。

3一个进行测试工作的方法，具有以下几个步骤的特征：

将第一芯片集成在圆片的第一部分上；

将一个监测电路集成在圆片的第二部分上，其中圆片的第二部分与圆片的第一部分分开；并且

使监测电路能够进行验证第一芯片预定工作的测试工作。

4一个数据处理器，具有以下特征：

提供状态控制信号表示数据处理器何时工作在第一工作状态和第二工作状态的控制方式；以及

一个接收状态控制信号具有控制方式的输出缓冲器，并且该输出缓冲器得到已知的工作电压，当状态控制信号显示数据处理器工作在第一种工作状态时，输出缓冲器的一个部分向外部提供一个信号，而当状态控制信号显示数据处理器工作在第二种工作状态时，输出缓冲器的这一部分移去提供给数据处理器的已知工作电压。

5测试数据处理器的方法，具有以下几个步骤的特征：

在输出缓冲器上得到一个已知的工作电压；

采用状态控制电路提供状态控制信号来表明数据处理器何时工作在第一工作状态和第二工作状态下；

当状态控制信号表明数据处理器在第一种工作状态下工作时使输出缓冲器的一部分向外部提供一个信号；

当状态控制信号表明数据处理器在第二种工作状态下工作时使输出缓冲器的这一部分移去提供给数据处理器的已知工作电压。

6一个用来测试半导体圆片的器件，具有以下特征：

用于将第一电信号传递给集成在半导体圆片第一部分上的集成电路芯片的电导线的第一布局；以及

用于将第二电信号传递给集成在半导体圆片第二部分上的测试电路芯片的电导线的第二布局；其中半导体圆片的第二部分与半导体圆片的第一部分分开，而且其中电导线的第二布局传递第二电信号与第一电信号的传递实质上是同时发生的。

7一个圆片，具有以下特征：

一个提供输入激励的图案产生器，此图案产生器集成在圆片的第一部分上；

一个与图案产生器连接来接收输入激励的被测电路，被测电路提供一个是输出激励的确定函数的输出，被测电路集成在圆片的第二部分上，其中圆片的第二部分与圆片的第一部分分开；以及

一个与被测电路连接来接收输出的特征分析器，特征分析器验证输出是否正确的，特征分析器集成在圆片的第二部分上。

8一个圆片，具有以下特征：

至少一块芯片；以及

至少一块芯片之外的电流监测器，该电流监测器有一个电压控制的电流开关，电流监测电路进行验证至少一块芯片预定工作的第一测试工作。

9一块芯片具有以下特征：

一个集成电路；

一个具有电压控制的电流开关的电流监测电路，电流监测电路进行验证集成电路预定工作的第一测试工作；以及

一个激励产生器，此激励产生器提供一组内部的测试信号给集成电路。

10一个在含有第一芯片的圆片上进行测试工作的方法，此方法具有以下几个步骤的特征：

给位于圆片上并与第一芯片分开的时钟产生器提供至少一个第一频率的控制信号；

时钟产生器以第二频率向第一芯片提供时钟信号；

使激励产生器向第一芯片提供测试信号；

使电流监测电路进行验证第一芯片预定工作的测试工作；以及

监测对测试信号的响应；

其中激励产生器和电流监测电路都位于圆片上。