CN1210802C - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路，包括：存储器宏功能块及其周边电路，该存储器宏功能块包括：存储器芯功能块，和与其分离的接口功能块，该接口功能块包括：测试电路；测试用的命令解码部；测试用的地址解码部；向上述存储器芯功能块输入上述命令和地址，与其进行数据收发的存储器芯输入输出电路；存储上述存储器芯功能块的存储器容量和存储器芯的结构的信息的结构存储部；以及基于上述存储信息，控制上述存储器芯功能块的数据途径和地址途径的结构控制块。

Description

半导体集成电路
技术领域
本发明涉及在同一半导体芯片上混载有存储器宏功能块及其周边电路的半导体集成电路(LSI)，尤其涉及更容易变更存储器宏功能块的电路，例如在特定用途的LSI等中使用的电路。
背景技术
以前，逻辑LSI和存储器LSI是分别使用，但随着半导体的微细加工技术的发展，近年来把两者单片化的存储器混载逻辑LSI已成品化。此时，存储器宏功能块是在同一芯片上混载有逻辑电路部、模拟电路部、输入输出电路部的DRAM混载LSI。
上述存储器宏功能块包含存储器芯功能块、用来测试该存储器芯功能块的功能的测试电路、命令解码器、地址解码器和存储器区输入输出电路。
在现有的DRAM混载LIS中，把整个存储器宏功能块当作一个块使用。由此，对其结构进行若干程度的变更，如改变存储器的位容量时，相应地金属布线层也变化。但是，在存储器宏功能块的功能例如从SDRAM(同步动态随机存取存储器)向DRAM(动态随机存取存储器)变化时，必须进行对整个存储器宏功能块设计等的大幅度变化。
另外，在需要在存储器宏功能块内分成两个，例如通过把存储器宏功能块内的字线长度分半以图高速化的尺寸改变时，不仅存储器芯功能块，整个存储器宏功能块都必须再设计。
为此，期望实现混载有存储器宏功能块，对于其命令结构、地址结构、输入输出结构的变更，无需变更设计地容易对应的半导体集成电路。
发明内容
根据本发明的一个方面的一种半导体集成电路，包括：具有可进行数据读写的功能的存储器宏功能块；以及具有与上述存储器宏功能块不同的功能的周边电路。其中上述存储器宏功能块包括：可进行数据读写的存储器芯功能块，该存储器芯功能块对在存储器单元阵列上构成的多个位单元的各地址解码，并读写位单元数据；以及在区域上与上述存储器芯功能块分离的、与上述周边电路进行数据收发的接口功能块。上述接口功能块包括：控制上述存储器芯功能块的功能测试的测试电路；对上述存储器芯功能块的上述功能测试用的输入命令解码的命令解码部；对上述存储器芯功能块的上述功能测试用的输入地址解码的地址解码部；向上述存储器芯功能块输入上述命令和上述地址，与上述存储器芯功能块之间进行数据收发的存储器芯输入输出电路；存储上述存储器芯功能块的存储器容量和包含命令结构、地址结构、输入输出结构的存储器芯的结构的数据的结构存储块；以及基于上述结构存储块的存储信息，控制上述存储器芯功能块的数据途径和地址途径，把上述存储器芯功能块控制成所期望的结构的结构控制块。
附图说明
图1是根据本发明的实施例1的存储器宏功能块搭载LSI的芯片上的布置的俯视图；
图2是图1中的存储器宏功能块内部的布置的俯视图；
图3是用来控制图2中的存储器宏功能块的地址结构的地址信号或屏蔽信号的一例；
图4A是图2中的构成存储块的结构的一例的平面图；
图4B是沿图4A的4B-4B线的剖面图；
图5A和5B是图1中的存储器宏功能块中，字线长度的变更例的布置图；
图5C和5D是图1中的存储器宏功能块中，位线位线的变更例的布置图；
图6是用通过寄存器传送级的语言记述电路的设计方法实现的、图1中的接口功能块的一例；
图7是取出图6中的结构存储块、结构控制块的各一部分，同时示出图2中的存储器芯功能块的恢复地址解码器的一部分的电路图；
图8A-8H是展示图1中的存储器宏功能块的整体区域的各种图案区的例子的图；
图9A是展示使用现有的设计方法的电路单元的配置的图；
图9B是展示使用寄存器传送级的设计方法的电路单元的配置的图；
图10是展示根据本发明的实施例3的非同步型存储器芯功能块和与时钟同步动作的具有接口功能的存储器宏功能块的一例的布置图。
具体实施方式
下面，参照附图详细说明本发明的实施例。
(实施例1)
图1展示了根据本发明的实施例1的存储器宏功能块混载LSI的芯片上的布置的一例。在芯片1上同时配置有存储器宏功能块10和其周边电路(逻辑电路部2、模拟电路部3、输入输出电路部4)。
图2是取出图1中的存储器宏功能块10的布置的一例。该存储器宏功能块10具有：接受写入/读出信号可进行读写动作的存储器芯功能块12、进行该存储器芯功能块12与其它电路之间的信号收发和与存储器芯功能块12进行信号收发的接口功能块11。
上述接口功能块11包括：测试电路111、命令解码器112、地址解码器113、存储器芯输入输出电路114、结构存储块115和结构控制块116。
测试电路111在系统的功能测试时基于从外部输入的测试控制信号控制存储器芯功能块12的功能测试，向外部输出其测试结果。
命令解码部112与测试时/正常动作时对应地，选择从外部输入的测试用的命令/正常动作用的命令，并解码输出。
地址解码部113与测试时/正常动作时对应地，选择从外部输入的测试用的地址/正常动作用的地址，并解码输出。
存储器芯输入输出电路114具有向存储器芯功能块12输入命令和地址的功能、和与存储器芯功能块12之间进行信号收发的功能。
结构存储块115存储存储器芯功能块12的存储器容量或包含命令结构、地址结构、输入输出(数据脉冲宽度)的结构的存储器芯的结构的信息。即，结构存储块115具有分别存储存储器芯功能块12的命令结构、地址结构、输入输出结构的功能。
结构控制块116基于结构存储块116的存储信息控制存储器芯功能块12的数据途径和地址途径，把存储器芯功能块12控制成所期望的结构。即，结构控制块116具有分别控制存储器芯功能块12的命令结构、地址结构、输入输出结构等的结构。
另外，测试电路111的测试控制功能中包含：(1)进行存储器芯功能块12的基本的功能/性能的测试的功能；(2)对存储器芯功能块12内部产生的电压(例如字线升压电压)的大小检查的功能；(3)检索存储器芯功能块12的存储器单元阵列中的不良位的地址的功能等。
作为存储器芯功能块12的地址结构的一例，有以下的情况，作为存储地址的可以以最大宽度从BANK1到BANK8中选择指定的3位的信号BNKADD<2:0>；作为行地址的可以以最大宽度从16～128中选择指定的7位的信号COLADD<6:0>；作为数据总线宽度指定信号可以选择指定64位和128位的两个数据脉冲宽度的1位的信号DBU S<0>。
此时，表示结构上允许的变化的大小的地址屏蔽信号包含：例如作为存储地址屏蔽信号的BNKMSK<2:0>的五位、作为行地址屏蔽信号ROWMSK<12:10>的3位、作为列地址屏蔽信号的COLMKS<6:4>的3位等。该地址屏蔽信号指定用来控制地址结构的有效地址位(使使用的地址位有效的位)和无效地址位(掩蔽不使用的地址位的位)，有效地址位/无效地址位用例如“1”/“0”数据表示。
图3中展示了与图2中的存储器芯功能块12的结构的变化的一例对应的地址屏蔽信号的一例。
即，存储器芯功能块的地址结构如果是例如2BANK，4K行地址、32列地址，使用的地址满足作为存储地址的BNKADD<0>的1位、作为行地址的ROWADD<11:0>的12位、作为列地址的COLADD<4:0>的5位所必需的充分范围。
此时，存储地址的屏蔽信号BNKMSK<2:0>＝<0，0，1>；行地址的屏蔽信号ROWMSK<12:10>＝<0，1，1>；列地址的屏蔽信号COLMSK<6:4>＝<0，0，1>。
于是，构造成在结构存储块115中存储上述地址屏蔽信号，基于该存储内容，通过结构控制块116可改变存储器芯功能块12的结构。
因此，通过改变存储器芯功能块12的结构，针对地址分配的变化，改变接口功能块的结构存储块115的存储内容，向结构控制块116输入该存储内容。可以实现对应。换言之，针对每个存储器芯功能块结构不同的制品，结构存储块115的存储内容和结构控制块116的控制内容不同。
图4A是图2中的结构存储块115的结构的一例的平面图；图4B是沿图4A的4B-4B线的剖面图。
在图4A和4B所示的结构存储块中，下层金属布线41与上层的金属电源线(VDD)42或金属接地线(GND)43选择性地通过触点相连。即，选择性地连接金属布线(金属选项)之间，存储保持地址屏蔽信号。
另外，结构存储块115的结构只要存储保持地址屏蔽信号，也可以通过使用除上述金属选项之外的可编程元件(非易性存储器元件或熔丝元件等)安装结构存储块115。
图5A和5B是图1中的存储器芯功能块12的变更例的布置。
图5A中，51是行列状地配置例如DRAM单元得到的存储器单元阵列，52是用来选择存储器单元阵列的字线的行解码区，53是用来选择存储器单元阵列的位线的列解码区，54是读出放大区，55是输入输出(I/O)缓冲区，56是地址解码区，57是电源单元区，58是字线的1例，59是位线的1例，60是存储器单元(位单元)的1例。
图5A所示的存储器芯功能块具有：存储器单元阵列内的分别与同一行的存储器单元共同连接的512条字线(图中用58表示)，以及存储器单元阵列内的分别与同一列的存储器单元(图中用60表示)共同连接2048条位线(图中用59表示)，具有1M段(Segment)的存储容量。
图5B所示的存储器芯功能块是以把在图5A所示的存储器芯功能块的字线延长方向上的长度分半，而具有512条字线×1024条位线＝0.5M段的存储容量的方式变更的情况。
通过这样地改变存储器芯功能块的结构，可以减轻栅容量和布线等的附加容量，所以可进行行地址等的高速动作。
为了与该存储器芯功能块12的高速化对应，在接口功能块中，通过改变来自结构存储块115或测试电路111的控制信号，可以实现结构控制块16内的时间调整块的调整。
图5C和5D是存储器芯功能块12的结构的又一变更例的布置图。
图5C和图5A完全相同。图5D所示的存储器芯功能块是以把在图5C所示的存储器芯功能块的位线延长方向上的长度分半，而具有256条字线×2048条位线＝0.5M段的存储容量的方式变更的情况。
如上述两例所示，即使改变存储器芯功能块12的尺寸，也无须对接口功能块设计变更，可只与控制信号的变更相对应(OK？)。
图6是采用通过作为只对图1中的接口功能块11(例如DRAM芯)可逻辑合成的级别的上位概念(通过top-down设计可逻辑合成的级别)的寄存器传送级(RTL)的语言记述电路的设计方法实现的电路的一例。
图6所示的接口功能块中，61是测试系电路(包含测试电路、命令解码部、地址解码部)，62是通常输入/测试输入切换部，114a是存储器芯输入电路，114b是存储器芯输出电路，115是结构存储块，116是结构控制块。
测试系电路61具有下述功能：
(1)通过从外部(例如用户逻辑侧等)输入的测试时钟和测试启动信号，输入到存储器芯输入电路114a；
(2)用外部输入命令锁存电路611锁存从外部输入的测试命令，用测试用命令解码器612对它解码，用测试用命令锁存电路613锁存它；
(3)用外部输入控制锁存电路614锁存从外部输入的测试控制信号，由此控制测试用地址解码器615的解码动作。
(4)用测试用的地址锁存电路616/数据锁存电路617锁存上述测试用地址解码器615的地址输出/数据输出后，输入到存储器芯输入电路114a。
(5)输入来自存储器芯输出电路114b的数据，用数据压缩电路618压缩成例如8位，用测试数据锁存电路619把它锁存后，作为测试输出数据向外部输出。
上述通常输入/测试输入切换电路62具有下述功能：
(1)用第一多路转换器MUX1选择从外部输入的通常动作用的时钟或从上述测试系电路61输入的测试时钟；
(2)用第二多路转换器MUX2选择从外部输入的通常动作用的命令或从上述测试系电路61输入的测试命令；
(3)用第三多路转换器MUX3选择从外部输入的通常动作用的地址或从上述测试系电路61输入的测试地址；
(4)用第四多路转换器MUX4选择从外部输入的数据或从上述测试系电路61输入的数据。
上述存储器芯输入电路114a具有下述功能：
(1)通过时钟缓冲器631向时钟发生电路632输入由第一多路转换器MUX1选择的时钟，把从该时钟发生电路632输出的时钟CL提供给后述的所要的电路；
(2)在命令解码器633中对由第二多路转换器MUX2选择的命令解码，通过时钟CL在命令锁存电路634中对其锁存后，输入到存储器芯功能块12；
(3)与上述命令解码器633的测试结果对应地，在行地址解码器634或列地址解码器635中对由第三多路转换器MUX选择的地址解码，通过时钟CL在地址锁存电路336中对该解码输出锁存后，输入到存储器芯功能块12；
(4)通过时钟CL在数据锁存电路637中对由第四多路转换器MUX4选择的数据锁存后，输入到存储器芯功能块12。
存储器芯输出电路114b具有下述功能：
从存储器芯功能块12输出的时钟与时钟CL同步，输入到读出等待控制电路641。从存储器芯功能块12输出的数据与上述控制电路641的输出同步，输入到读出等待FIFO(先进先出)642。向外部输出从该FIFO642输出的例如128位的数据，同时，在测试数据锁存电路643中锁存，然后输入到测试系电路61的数据压缩电路618中。
图7是各取出图6中的结构存储块115、结构控制块116的一部分，还同时示出图2中的存储器芯功能块12的行地址解码器的一部分的电路图。
在此示出了这样的情况，即，取出与在结构存储块115中存储的地址掩摸信号中的3位的存储地址BNKMSK<2:0>对应的部分，存储地址屏蔽信号BNKMSK<2>是“0”＝GND，BNKMSK<1>是“0”＝GND，BNKMSK<0>是“1”＝VCC。
结构控制块116构成为，与上述存储地址屏蔽信号BNKMSK<2:0>对应地，设置3个两输入的非或电路71～73，通过上述测试电路、命令解码部和地址解码部61可以控制。即，向非或电路71～73的每一个的一个输入端输入存储地址信号BNKMSK<2:0>，向它们的另一个输入端输入来自测试电路111的作为控制信号的屏蔽去除和启动(MSKDISENB)信号。此时，屏蔽启动时MSKDISENB信号为“L”＝GND，屏蔽去除时MSKDISENB信号为“H”＝VCC。由此，与上述非或电路71～73的各输出对应地由非或电路74～76反转输出。
存储器芯功能块12的行地址解码器中，与上述存储地址BNKMSK<2:0>对应地，设置三个两输入的节点电路77～79。对该节点电路77～79的每一个的一个输入端与上述结构控制块116的反转电路74～76的输出对应地输入，它们的另一个输入端输入存储地址BNKADD<2:0>。
另外，由于图6所示的接口功能块11是以上位概念电路设计的，内含的各功能块即使不是区域上分离的，即混合存在的，也可以(OK？)。基于这样的通过从上述概念逻辑合成作成的接口功能块11的电路图，设计除结构存储块115以外的随机逻辑。
进行随机逻辑设计时，必须预先确定自动配置布线区，必须确定用直线切出的区域。为此，接口功能块11必须具有如矩形图案等只由直角构成的多边形图案，存储器芯功能块12也必须以这样的图案形成。在此，只由直角构成的多边形图形指例如图8A-8H中所示的各种图案。
图8A～8H是图1中的存储器宏功能块10的整体区域的各种图案的例子。其中，81是接口功能块11的图案区，82是存储器芯功能块12的图案区，83是例如电源线和接地线的布线区。
图8A～8H中，在接口功能块11的图案区81和存储器芯功能块12的图案区82以菱形图案区83a斜着连接的例子的场合，由于存储器宏功能块1整体的图案区使用了矩形，上述菱形图形区83a也看作用点线表示的矩形。
如上述说明的，设计接口功能块11的随机逻辑时，由于用RTL设计，即使在例如以低耗电启动低速动作的接口功能块时或启动高速动作的接口功能块时，通过直接逻辑合成，进行自动配置布线，可以容易地实现。
另外，如上面参照图4A和4B所述的，作为结构存储115与地址屏蔽信号对应地使触点与电源线连接时的处理，用发生器产生触点图案，或者通过手书设置都可以实现触点图案。
在此，描述了用RTL设计的图案的外观的特征。现有的手书设计方法中，如图9A所示，在设计区域90上条状地并列电路单元91～95，条的宽度不是恒定的。
与此不同，RTL设计是如图9B所示，在宽度W基本上恒定的条状的自动设计区域上形成电路单元91～95。在各条的边界上配置例如电源线。
除上述之外，手书设计多是有周期性的设计，而RTL设计由于是随机逻辑设计等基本上无周期。另外，由于RTL设计中x方向布线层和y方向布线层分别专用化，而在手书设计中没有这样的制约，所以有在同一布线层上设计x方向和y方向的情况。
(实施例2)
在存储器宏功能块10中，其内部的存储器芯功能块12可以由必需恢复动作而必要的DRAM构成，也可由不需恢复动作的SRAM构成。
存储器芯功能块12是DRAM存储器芯功能块时，如参照图5A-5D所述的那样，可以设定由行地址选择的字线和由列地址选择的位线的任意的长度。
但是，作为存储器芯功能块12必须更高速动作，例如从DRAM存储器芯功能块变成高速SRAM存储器芯功能块时，由于改变了命令结构和地址结构，存储器宏功能块1内接口功能块11在区域上不分离(即混合)时必须再次设计接口功能块12自身。
为了避免接口功能块12自身的再设计，最如做成考虑DRAM和SRAM两者的结构的接口功能块。即，在结构存储块11上预先存储DRAM和SRAM两者的结构，通过结构控制块115确定接口功能块12的布置。
如果这样，作为SRAM存储器功能宏使用存储器宏功能块10时，存储器芯功能块12也可以用DRAM存储器芯功能块构成。
此时，接口功能块11不从自动进行作为DRAM特有的动作的恢复动作的电路块，即存储器宏功能块的外部接收恢复控制信号，而且在内部安装自动地产生恢复控制信号的电路块。
(实施例3)
存储器芯功能块12可以是与时钟信号同步动作的同步型的存储器芯功能块(例如同步型DRAM)，也可以是与时钟信号不同步动作的非同步型的存储器芯功能块。
图10是具有根据实施例3的非同步型存储器芯功能块102和与时钟同步动作的存储器芯功能块101的存储器宏功能块100的一例的布置图。
这样的具有非同步型的存储器芯功能块102的存储器宏功能块100中，接口功能块101除了具有测试电路111，命令解码部112、地址解码部113、存储器芯输入输出电路114、结构存储块115、结构控制块116之外，还具有对用来控制它们的存储器宏功能块100外的逻辑电路输入的时钟信号进行缓冲的时钟缓冲器117，具有与上述时钟信号同步地进行向存储器芯功能块102输入输出的功能。
此时，存储上述存储器芯功能块102的存储器容量和芯的结构(地址结构、命令结构、输入输出结构)的结构存储块115还具有存储存储器芯功能块102的时间信息的功能。
另外，上述结构控制块116除了具有地址信号的控制功能、命令信号的控制功能、输入输出的控制功能之外，还具有用来进行存储器芯功能块102的动作的时间调整(控制)的功能。
(实施例4)
作为存储器芯功能块12使用DRAM时，不改变DRAM芯的结构，通过只在行系的测试时提高字线的活性化率，也可以大幅度缩短测试时间。
此时，上述DRAM具有：行列状地配置多个DRAM单元而形成的存储器单元阵列；与存储器单元阵列内的同一行的存储器单元分别共同连接的多条字线；与存储器单元阵列内的同一列的存储器单元分别共同直接的多条位线；与地址信号中的预定的多个位的内容对应地把存储器单元阵列分割成多个，输出选择的块选择信号的块选择电路。
存储器单元阵列被分割成多个的块，指例如图5A～5D中的存储器单元阵列区51。另外，块选择电路可以包含在图2～10的地址解码器113中。或者也可以分散设置多个块选择电路。
而且，测试电路111中具有这样的功能，即，存储器单元阵列的行系电路的测试时，把从块选择电路(113)输出的块选择信号控制成对存储器单元阵列的全部块成为活性化状态。或者，也可以具有同时选择(活性化)DRAM芯内的存储器单元阵列的多个块的至少一部分，同时选择(活性化)多个字线的功能。
如上所述，如果用本实施例的存储器宏功能块混载LSI，通过具有结构存储块和结构控制块，可以容易地与存储器宏功能块的结构的变化对应。
另外，通过在结构存储块中存储存储器芯功能块的时间信息，即使存储器芯功能块的位容量物理变化，也可容易地对应。
另外，通过在接口功能块中具有结构存储块和结构控制块，不必根据存储器芯功能块的种类(DRAM、SRAM等)变化，可以用一个块构成存储器宏功能块。
另外，通过分割成，在存储器芯功能块中具有存储器动作必需的最低限度的功能，在接口功能块中具有控制存储器动作，且具有为了使存储器宏功能块和外部之间进行信号收发所必需的最低限度的功能，可以容易地与作为存储器宏功能块需要SDRAM型的宏的场合和需要SRAM型的宏的场合这两者都对应。

Claims (17)

1.一种半导体集成电路，包括：
具有可进行数据读写的功能的存储器宏功能块；以及
具有与上述存储器宏功能块不同的功能的周边电路，
其中上述存储器宏功能块包括：
可进行数据读写的存储器芯功能块，该存储器芯功能块对在存储器单元阵列上构成的多个位单元的各地址解码，并读写位单元数据；以及
在区域上与上述存储器芯功能块分离的、与上述周边电路进行数据收发的接口功能块，
上述接口功能块包括：
控制上述存储器芯功能块的功能测试的测试电路；
对上述存储器芯功能块的上述功能测试用的输入命令解码的命令解码部；
对上述存储器芯功能块的上述功能测试用的输入地址解码的地址解码部；
向上述存储器芯功能块输入上述命令和上述地址，与上述存储器芯功能块之间进行数据收发的存储器芯输入输出电路；
存储上述存储器芯功能块的存储器容量和包含命令结构、地址结构、输入输出结构的存储器芯的结构的数据的结构存储块；和
基于上述结构存储块的存储信息，控制上述存储器芯功能块的数据途径和地址途径，把上述存储器芯功能块控制成所期望的结构的结构控制块。
2.如权利要求1所述的半导体集成电路，其中：
上述存储器芯功能块与时钟信号不同步动作，
上述接口功能块还包括缓冲上述时钟信号的时钟缓冲器，且具有与上述时钟缓冲器供给的上述时钟信号同步地与上述存储器芯功能块之间进行数据输入输出的功能，
上述结构控制块具有用来调整上述存储器芯功能块的动作的时间的功能。
3.如权利要求1所述的半导体集成电路，其中：上述接口功能块的布置是矩形图案。
4.如权利要求1所述的半导体集成电路，其中：上述存储器芯功能块由其布置分别是实质上只由直角构成的多边形图案的多个电路单元构成。
5.如权利要求1所述的半导体集成电路，其中：上述结构存储块由可编程的多个元件构成。
6.如权利要求5所述的半导体集成电路，其中：上述结构存储块包含上层和下层的金属布线层以及与上述布线层相连的多个触点。
7.如权利要求1所述的半导体集成电路，其中：上述结构存储块还具有存储上述存储器芯功能块的时间信息的功能。
8.如权利要求1所述的半导体集成电路，其中：上述结构控制块具有控制上述命令结构、上述地址结构、上述输入输出结构的功能。
9.如权利要求8所述的半导体集成电路，其中：通过上述测试电路控制上述结构控制块的控制功能。
10.如权利要求1所述的半导体集成电路，其中：上述接口功能块由在相互连接的实质上具有恒定宽度的多个条状的布线区上形成的多个结构电路单元构成。
11.如权利要求10所述的半导体集成电路，其中：在上述多个布线区之间形成有电源线。
12.如权利要求10所述的半导体集成电路，其中：上述接口功能块是通过寄存器传送级的语言记述和逻辑合成来构成的。
13.如权利要求1所述的半导体集成电路，其中：上述存储器芯功能块包含DRAM，上述DRAM具有通过行地址选择的字线和通过列地址选择的位线，上述接口功能块可与任意长度的上述字线或上述位线对应。
14.如权利要求1所述的半导体集成电路，其中：上述接口功能块不从上述存储器宏功能块的外部接受恢复控制信号，而是在内部自动地产生恢复控制信号。
15.如权利要求1所述的半导体集成电路，其中，上述存储器芯功能块具有：
行列状地配置多个DRAM单元而形成的存储器单元阵列；
与上述存储器单元阵列内的同一行的上述DRAM单元共同连接的多条字线；
与上述存储器单元阵列内的同一列的上述DRAM单元共同连接的多条位线；
与地址信号中的预定的多个位的内容对应地把上述存储器单元阵列分割成多个块，输出选择至少其中一个的选择信号的块选择电路。
16.如权利要求15所述的半导体集成电路，其中：上述测试电路在上述存储器单元的行系电路的测试时，把从上述块选择电路输出的上述块选择信号控制成对上述多个块的全部成为活性化状态。
17.如权利要求15所述的半导体集成电路，其中：上述测试电路在上述存储器单元的行系电路的测试时，把从上述块选择电路输出的上述块选择信号控制成对上述多个块的至少一部分成为活性化状态。
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