CN1538454B - 缓冲放大器装置 - Google Patents

缓冲放大器装置 Download PDF

Info

Publication number
CN1538454B
CN1538454B CN200410002963.1A CN200410002963A CN1538454B CN 1538454 B CN1538454 B CN 1538454B CN 200410002963 A CN200410002963 A CN 200410002963A CN 1538454 B CN1538454 B CN 1538454B
Authority
CN
China
Prior art keywords
buffer amplifier
signal
delay
input end
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200410002963.1A
Other languages
English (en)
Other versions
CN1538454A (zh
Inventor
M·库滋门卡
O·基赫尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1538454A publication Critical patent/CN1538454A/zh
Application granted granted Critical
Publication of CN1538454B publication Critical patent/CN1538454B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Abstract

本发明系关于一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是DRAM芯片，之信号之缓冲放大器装置，其具有在每一信号线中之可调式延迟电路(71)，以及一延迟侦测器电路(6)，其系于缓冲放大器装置(1)之输入端及输出端接收源自该缓冲放大器装置之时脉信号，并自此些两信号间撷取相位差，以及产生用于设定该延迟电路(71)之可变延迟时间(Δtvar)之一控制信号。因此，该延迟侦测器电路(6)所设定之该延迟时间系独立于该DRAM内存芯片(13)之参数的变化之外。安排路径至该延迟侦测器电路(6)之输入端之回馈路径(11)系具有与电容组件(10)具有相同结构及相同电性特质之一参考线网络(9)，其中该电容组件(10)系终止被安排线路至该DRAM内存芯片之该线网络(12)且亦终止该参考线网络(9)，并具有与在DRAM内存芯片(13)上信号输入端相同之电容。

Description

缓冲放大器装置
技术领域
本发明系关于用于缓冲并联供应至半导体电路模块上相同芯片之信号之缓冲放大器装置，特别是关于在一DRAM内存模块上之DRAM芯片。
背景技术
在现今之半导体模块中，举例而言，如永远被定时(clocked)于较高频率之DRAM内存模块，供应至半导体电路模块上所有相同芯片，特别是内存芯片，之信号，如并联施加至所有芯片之寻址、命令及资料信号，应尽可能的具有相同之信号传播时间。在此背景中，现今之缓存器以及缓冲放大器装置，正如被使用于提供有缓存器之半导体中一样，其延迟范围在频率上而言太高了，此延迟时间范围一般系介于0.9ns至2.5ns之间。结果，当频率大于100mHz时，在命令/寻址总线(command/address bus)之信号的时间容忍度变得非常窄。迄今，此现象已经藉由使用可调式时脉延迟之缓存器延迟而可获得补偿，但只要时脉延迟之设定一经执行则即已固定，而无法适应半导体电路模块之不同特质。
发明内容
因此，本发明之目标系在于使得具可调式延迟以及电环绕与惯用之命令及寻址线一样路径之固定延迟回馈回路之缓冲放大器装置成为可能，其中该缓冲放大器装置亦可以是内存模块之缓存器装置。此系意欲于降低缓冲放大器装置或内存芯片之缓存器之最小及最大延迟间之差距，并使得此延迟能独立于在半导体电路模块中之印刷电路板之参数之外。
此目的系以申请专利范围加以达成。
与本案之一基本观点一致，一种缓冲放大器装置，其系用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是一DRAM内存模块上之DRAM芯片，之信号，其具有第一接收器组件以分别并联接收该信号，以及第一输出缓冲放大器，其输入端系分别连接至该第一接收器组件分别之输出端，以达成自该第一接收器组件撷取该信号之目的，并产生经由一信号线网络而供应至该半导体电路模块上之该芯片之已缓冲输出信号，其特征在于，该缓冲放大器装置亦具有：一第二接收器组件以接收一系统时脉信号；一第二输出缓冲放大器，其输入端系连接至该第二接收器组件之一输出端，以达成产生一已缓冲输出时脉信号之目的；具有一可调式延迟时间之第一延迟电路，其系分别连接于每一第一接收器组件之该输出端以及每一该第一输出缓冲放大器之该输入端之间，并依照该设定之延迟时间而延迟此些输出端及此些输入端之间之信号；具有一可调式延迟时间之一第二延迟电路，其系提供于该第二接收器组件之该输出端以及该第二输出缓冲放大器之该输入端之间，以达成依照该设定之延迟时间而延迟此输出端以及此输入端之间之时脉信号；一延迟侦测器电路具有一第一及一第二输入端，其中该第一输入端系连接至该第二接收器组件之该输出端，而该第二输入端系经由一回馈回路而连接至该第二输出缓冲放大器之该输出端，以达成侦测施加于其第一及第二输入端之时脉信号间之一真实延迟时间之目的，一第三输入端，其上系施加一指示一额定延迟(nominaldelay)之参考信号，并具有一差动放大器，其中该差动放大器系加以配置以产生对应已侦测之真实延迟时间以及该参考信号所指示之该额定延迟时间之间的差值之一控制电压，并系被分别供给至该第一及第二延迟电路上之一控制输入端，以达成设定该延迟时间之目的。
与本案之另一观点一致，该回馈回路系具有与电容组件具有相同结构及相同电性特质之参考线网络，其中该电容组件系终止该信号线网络及该参考线网络，并具有与在半导体电路模块上之芯片上信号输入端之相同电容。
较佳地是，这些电容组件系藉由在该芯片上之虚设接脚(dummypins)或未使用之信号输入端而加以产生。
在半导体模块之例子中，藉由该缓冲放大器装置所加以缓冲之信号系较佳地为命令及地址信号。
较佳地是，该第一及该第二接收器组件系分别具有差动放大器(differential amplifier)。
另一较佳的情况是，该第一及该第二输出缓冲放大器系分别具有推挽放大器(push-pull amplifiers)。
该延迟侦测器电路系可以较佳地具有一互斥或门极(exclusive-OR gate)，其具有第一及第二输入端，以及形成一积分器装置之一R-C组件，其系位于该互斥或门极之输出端，以产生对应真实延迟时间之一电压准位，而该电压准位系供给至在该延迟侦测器电路中之该差动放大器之反相输入端。
该缓冲放大器装置可以是位于在半导体电路模块上之印刷电路板上之一分离的积体芯片，或替代的可以被整合到半导体模块之另一芯片中。
如上述之有关本案之缓冲放大器装置的结构及操作因此可以减少自缓冲器/缓存器至半导体芯片之最小及最大延迟间之差异，并可使此延迟独立于该印利电路板之参数之外。
附图说明
本案前述及更进一步之具有优势的特征将藉由图式做为参考而于之后做更详细之说明，在图式中，尤其：
第1图：其系显示基于本发营之一缓冲放大器装置之一第一示范性实施例之示意方块图；
第2图：其系显示第1图之延迟侦测器电路之一较佳排列的电路图；
第3图：其系显示在第2图所示延迟侦测器中之各式电路点之信号之信号时间图；以及
第4图：其系显示具有根据本发明之缓冲放大器装置之缓存器模块之剖面图。
具体实施方式
与第1图一致，一缓冲放大器装置，通常以1表示，系包含第一接收器组件51，其系为差动放大器之形式，以接收命令及地址信号2(第1图仅显示一个频道，且信号2之真实数目是介于22至48之间)，第二接收器组件52，其实施与差动放大器一样，系用以接收差动时脉信号3。而该第一接收器组件51之输出端系分别经由具有可调式延迟时间Δtvar之第一延迟电路71而连接至分别第一输出缓冲放大器81之输入端，而该第一输出缓冲放大器81系为推挽形式缓冲放大器。
相同的，该第二接收器组件52之输出端系分别经由具有可调式延迟时间Δtvar之第二延迟电路72而连接至在第二输出缓冲放大器82上之输入端，而该第二输出缓冲放大器82，像该第一输出缓冲放大器81一样，系为推挽形式缓冲放大器。
该第一输出缓冲放大器81分别之输出端系经由在一印刷电路板(未显示)上之线网络12而连接至在复数个并联DRAM芯片，DRAM1，DRAM2，...，DRAM5，上之命令及寻址输入端。
该第二输出缓冲放大器82之输出端系经由在一印刷电路板(未显示)上之一参考线网络9而连接至具有与内存芯片13之信号输入端相同电容之终止电容组件10，其中该输出端系传达由该第二延迟电路72所延迟之具有可变延迟之时脉信号。这些电容组件可以是在内存芯片13上之虚设接脚(dummy pins)或未使用之信号输入端，而这使得本系统对于内存芯片13之参数之变化不敏感。该信号线网络12及该参考线网络9之拓扑(topology)需要在电的项目(electrical terms)相同。从该参考线网络9起，一回馈线11系被安排路线至一延迟侦测器电路6上之一输入端15，该延迟侦测器电路6之排列及操作系藉由第二及第3图做为参考而于之后加以描述。
第2图系显示该延迟侦测器电路6之电路排列之示范性实施例。在一互斥或门极16上之一输入端14系接收该第二接收器组件52在输出端所输出之时脉信号，同时，第2图所示之该延迟侦测器电路6之另一输入端15，如前所述，系有该回馈线11自该参考线网络9连接至其上。
第3图系显示互斥或门极16之两输入端信号14及15以及两种不同状况，一长延迟Δt1(第3图中之左侧)及一较短延迟Δt2(第3图中之右侧)，之输出信号18之信号变量曲线之范例。脉冲18之长度系相同于在命令及地址信号网络中之延迟，连接至该互斥或门极16之该输出端18的是一积分器，其系包括一电阻17以及一电容21，并传递一电压准位至电路点20，该电压准位系对应该脉冲18之长度(比较第3图中之最后一排)。在点20之电压系施加至一差动放大器之一反相输入端，该差动放大器之非反相输入端系具有指示施加于其上之一额定延迟(nominal delay)之参考电压。于该延迟侦测器电路6之连结4上之参考电压系较佳地与该互斥或门极16之供给电压分开，举例而言，藉由一分压器。
源自延迟侦测器电路6中之差动放大器22(如比较器一样动作)之输出信号系加以供给以控制在第一及第二延迟电路71上之输入端，以达到设定该两者之延迟的目的。举例而言，若在第一及第二延迟电路71、72中每1ns(十亿分之一秒)延迟时间Δtvar系1V之关系为事实时，则在该延迟侦测器电路6之输入端4之1.25V之控制电压对所有命令及地址信号而言，其自该缓冲输入端2至该内存芯片13之输入端会产生1.25ns之延迟时间。如上述，若在该延迟侦测器电路6之输入端4之电压系与该互斥或门极16之供给电压分开，则设定在该第一及该第二延迟电路71、72上之延迟将不会取决于该供给电压。在该延迟侦测器电路6(作为循环时间之一部分)之输入端14及15间之相位漂移(phase shift)系藉由在该输入端14上之电压(供给电压之部分)而加以决定。
无疑地，所设定之延迟时间不能短于在缓冲放大器装置1中之最大延迟时间，对此例子而言，其中设定在该第一及该第二延迟电路71、72上之延迟时间之在最小值。
第4图系显示当使用于一缓存器装置时，基于本发明之一缓冲放大器装置之一第二示范性实施例。第4图所显示之电路排列与第1图之不同仅在于配置于该第一接收器组件51之输出端以及该第一延迟电路71之输入端之间之一个别缓存器80，该缓存器80系藉由该第二接收器组件52所产生之时脉信号所定时，以达成将该命令及地址信号锁住之目的。
在此，亦要提及的是，本发明之缓冲放大器装置可以是一位于在半导体电路模块上之印刷电路板上之一分离的积体芯片，或替代的可以被整合到半导体模块之另一芯片中。
组件符号列表
1 buffer amplifier arrangement 缓冲放大器装置
2 command-address signals      命令及地址信号
3 clock signal                 时脉信号
4 reference signal             参考信号
51，52                         first and second receiverelements                           第一及第二接收器组件
6 delay detector circuits      延迟侦测器电路
71，72                         first，second delaycircuits                           第一、第二延迟电路
81，82                         first，second outputbuffer amplifiers                  第一、第二输出缓冲放大器
9 reference line network       参考线网络
10 terminating capacitance elements  终止电容组件
11 feedback loop                     回馈回路
12 signal line network               信号线网络
13 DRAM memory chips                 DRAM内存芯片
14，15 first and second input for the delay detector circuit
6  延迟侦测器电路6之第一及第二输出端
16 exclusive-OR gate                 互斥或门极
17 resistor                          电阻
18 output of the exclusive-OR gate   互斥或门极之输出端
20 output of an integration circuit  集成电路之输出端
21 capacitor                         电容
22 differential amplifier            差动放大器
23 output of the differential amplifier 22  差动放大器22之输出端
80 register                           缓存器            。

Claims (10)

1.一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是一DRAM内存模块上之DRAM芯片，之信号之缓冲放大器装置(1)，其具有：
第一接收器组件(51)以分别并联接收信号(2)；以及
第一输出缓冲放大器(81)，其输入端系分别连接至该第一接收器组件(51)分别之输出端，以达成自该第一接收器组件(51)撷取该信号之目的，并产生经由一信号线网络(12)而供应至该半导体电路模块上之该芯片之已缓冲输出信号，
其中，该缓冲放大器装置(1)亦具有：
-第二接收器组件(52)以接收一系统时脉信号(3)；
-第二输出缓冲放大器(82)，其输入端系连接至该第二接收器组件(52)之一输出端，以达成产生一已缓冲输出时脉信号之目的；
具有一可调式延迟时间(Δtvar)之第一延迟电路(71)，其系分别连接于每一第一接收器组件(51)之该输入端以及每一该第一输出缓冲放大器(81)之该输入端之间，并依照该设定之延迟时间(Δtvar)而延迟此些输出端及此些输入端之间之信号；
具有一可调式延迟时间(Δtvar)之一第二延迟电路(72)，其系提供于该第二接收器组件(52)之该输出端以及该第二输出缓冲放大器(82)之该输入端之间，以达成依照该设定之延迟时间(Δtvar)而延迟此输出端以及此输入端之间之时脉信号；
一延迟侦测器电路(6)具有一第一及一第二输入端(14、15)，其中该第一输入端(14)系连接至该第二接收器组件(52)之该输出端，而该第二输入端(15)系经由一回馈回路(11)而连接至该第二输出缓冲放大器(82)之该输出端，以达成侦测施加于其第一及第二输入端(14、15)之时脉信号间之一真实延迟时间之目的，一第三输入端(4)，其上系施加一指示一额定延迟(nominal delay)之参考信号，并具有一差动放大器(22)，该差动放大器(22)系加以配置以产生对应已侦测之真实延迟时间以及该参考信号所指示之该额定延迟时间之间的差值之一控制电压，并被分别供给至该第一及第二延迟电路(71、72)上之一控制输入端，以达成设定该延迟时间(Δtvar)之目的。
2.如权利要求1所述的缓冲放大器装置，其中该回馈回路(11)系具有与电容组件(10)具有相同结构及相同电性特质之一参考线网络(9)，其中该电容组件(10)系终止该信号线网络(12)及该参考线网络(9)，并具有与在该半导体电路模块之该芯片上之该信号输入端相同之电容。
3.如权利要求2所述的缓冲放大器装置，其中该电容组件(10)系藉由在该芯片上之虚设接脚(dummy pins)或未使用之信号输入端而加以产生。
4.如权利要求1至3中任一项所述的缓冲放大器装置，其中藉由该缓冲放大器装置所加以缓冲之该信号系为内存芯片之命令及地址信号。
5.如权利要求1至3中任一项所述的缓冲放大器装置，其中该第一及该第二接收器组件(51、52)系分别具有差动放大器(differentialamplifier)。
6.如权利要求1至3中任一项所述的缓冲放大器装置，其中该第一及该第二输出缓冲放大器(81、82)系分别具有推挽放大器(push-pullamplifiers)。
7.如权利要求1至3中任一项所述的缓冲放大器装置，其中该延迟侦测器电路(6)系具有一互斥或门极(exclusive-OR gate)，其具有该第一及该第二输入端(14、15)，以及一R-C组件，其系位于该互斥或门极(16)之输出端，以产生一电压准位(20)，其中该电压准位(20)系对应真实延迟时间，并系供给至在该延迟侦测器电路(6)中之该差动放大器(22)之反相输入端。
8.如权利要求7所述的缓冲放大器装置，其中该施加至该第三输入端(4)之该参考信号系与该互斥或门极(16)之该供给电压获得。
9.如权利要求1至3中任一项所述的缓冲放大器装置，其系以一分离之集成电路芯片之形式而加以实行。
10.如权利要求1至3中任一项所述的缓冲放大器装置，其系被整合到该半导体模块，特别是在该DRAM内存模块上，之另一芯片中。
CN200410002963.1A 2003-01-21 2004-01-21 缓冲放大器装置 Expired - Fee Related CN1538454B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10302128.0 2003-01-21
DE10302128A DE10302128B3 (de) 2003-01-21 2003-01-21 Pufferverstärkeranordnung

Publications (2)

Publication Number Publication Date
CN1538454A CN1538454A (zh) 2004-10-20
CN1538454B true CN1538454B (zh) 2010-06-02

Family

ID=32841575

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200410002963.1A Expired - Fee Related CN1538454B (zh) 2003-01-21 2004-01-21 缓冲放大器装置

Country Status (3)

Country Link
US (1) US6894933B2 (zh)
CN (1) CN1538454B (zh)
DE (1) DE10302128B3 (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004007239B4 (de) * 2004-02-13 2005-12-29 Infineon Technologies Ag Schnittstellenvorrichtung und Verfahren zur Datenrückgewinnung und Synchronisation
DE102004057231B4 (de) * 2004-11-26 2006-09-14 Infineon Technologies Ag Verfahren zum Übertragen eines elektrischen Signals und Ausgangstreiberschaltung für ein zu übertragendes elektrisches Signal
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US7472220B2 (en) * 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
GB2428149B (en) * 2005-07-07 2009-10-28 Agilent Technologies Inc Multimode optical fibre communication system
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US8054876B2 (en) * 2005-12-13 2011-11-08 Infinera Corporation Active delay line
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
DE102006009027A1 (de) 2006-02-27 2007-08-30 Infineon Technologies Ag Speicheranordnung
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US9190494B2 (en) * 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7808042B2 (en) 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8546876B2 (en) * 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
CN102034528B (zh) * 2010-09-26 2013-08-07 钰创科技股份有限公司 自我提供输入参考电压的系统封装集成电路
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
JP6753963B2 (ja) 2019-01-10 2020-09-09 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 逆バイアス電圧調整器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384735A (en) * 1992-10-02 1995-01-24 Samsung Electronics Co., Ltd. Data output buffer of a semiconductor memory device
US6140835A (en) * 1995-08-30 2000-10-31 Nec Corporation Input buffer circuit
CN1274990A (zh) * 1999-05-19 2000-11-29 三星电子株式会社 输入缓冲器电路
CN1303102A (zh) * 1999-10-28 2001-07-11 摩托罗拉公司 采用可编程延迟来控制地址缓冲器的存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP3906016B2 (ja) * 1999-08-17 2007-04-18 株式会社東芝 同期回路
JP2001156255A (ja) * 1999-11-25 2001-06-08 Oki Electric Ind Co Ltd 半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384735A (en) * 1992-10-02 1995-01-24 Samsung Electronics Co., Ltd. Data output buffer of a semiconductor memory device
US6140835A (en) * 1995-08-30 2000-10-31 Nec Corporation Input buffer circuit
CN1274990A (zh) * 1999-05-19 2000-11-29 三星电子株式会社 输入缓冲器电路
CN1303102A (zh) * 1999-10-28 2001-07-11 摩托罗拉公司 采用可编程延迟来控制地址缓冲器的存储器

Also Published As

Publication number Publication date
CN1538454A (zh) 2004-10-20
US6894933B2 (en) 2005-05-17
DE10302128B3 (de) 2004-09-09
US20040202027A1 (en) 2004-10-14

Similar Documents

Publication Publication Date Title
CN1538454B (zh) 缓冲放大器装置
US7085336B2 (en) Signal transmission circuit and method for equalizing disparate delay times dynamically, and data latch circuit of semiconductor device implementing the same
WO1999046687A1 (fr) Emetteur de donnees
US5717729A (en) Low skew remote absolute delay regulator chip
US7167527B1 (en) System and method for multi-symbol interfacing
CN113330687A (zh) 时钟相位补偿装置和方法
US6535945B1 (en) Method and apparatus for programmable adjustment of computer system bus parameters
CN106489140B (zh) 接收器、发送器以及通信系统
US8001507B2 (en) Electric circuit and method for adjusting wirelength of clock signal in electric circuit
US6536025B2 (en) Receiver deskewing of multiple source synchronous bits from a parallel bus
US8332680B2 (en) Methods and systems for operating memory in two modes
TWI391809B (zh) 時脈樹分佈方法
US20040000940A1 (en) Circuit and method for outputting aligned strobe signal and parallel data signal
US8060770B2 (en) Method and system for clock skew reduction in clock trees
CN106063128B (zh) 振荡器、发送/接收装置和用振荡器产生时钟频率的方法
US7735032B2 (en) Early HSS Rx data sampling
US6618816B1 (en) System for compensating delay of high-speed data by equalizing and determining the total phase-shift of data relative to the phase of clock signal transmitted via separate path
US7167536B2 (en) Signal receiving circuit, semiconductor device and system
Wang et al. A transceiver front end for electronic control units in FlexRay-based automotive communication systems
US6801584B1 (en) Using a differential signal in adjusting a slice voltage for a single-ended signal
US10504569B2 (en) System and method for controlling phase alignment of clock signals
US20240044976A1 (en) Electronic device and phase detector
US9473142B2 (en) Method for performing signal driving control in an electronic device with aid of driving control signals, and associated apparatus
US7205797B1 (en) Common mode detection and dynamic correction input circuit
US20230162764A1 (en) Device with synchronous output

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Munich, Germany

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: INFINEON TECHNOLOGIES AG

TR01 Transfer of patent right

Effective date of registration: 20120920

Address after: Munich, Germany

Patentee after: QIMONDA AG

Address before: Munich, Germany

Patentee before: Infineon Technologies AG

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151223

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: QIMONDA AG

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20180121

CF01 Termination of patent right due to non-payment of annual fee