CN1741187A - 选择性地提供可变写入延迟的集成电路装置以及其方法 - Google Patents
选择性地提供可变写入延迟的集成电路装置以及其方法 Download PDFInfo
- Publication number
- CN1741187A CN1741187A CN200510056834.5A CN200510056834A CN1741187A CN 1741187 A CN1741187 A CN 1741187A CN 200510056834 A CN200510056834 A CN 200510056834A CN 1741187 A CN1741187 A CN 1741187A
- Authority
- CN
- China
- Prior art keywords
- integrated circuit
- write
- flip
- address
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
Abstract
本发明是有关于一种选择性地提供可变写入延迟的集成电路装置以及其方法。该一种于DDR2(双倍数据传输率2)集成电路记忆体装置中选择性地提供可变写入延迟的限制输出地址暂存器技术,可以减少直接耦接至输出的路径数。本发明揭露一种DQ正反器串链,此串链只载入有效写入地址,但在之后每个时脉周期连续地移位。因为新的读出或写入命令不能在连续的周期提出,所以在此串链中任意已知点,地址(或状态)对至少两个周期有效。因此,在暂存器串链中一选定点能用来满足两个不同延迟的要求。对于DDR2来说,有N个写入延迟的情况下,只需提供cei1(N/2)个至写入地址输出的存取点,因此可以节省晶片面积并且增加速度。在所揭露的一个实施例中,也可以支援DDR1。
Description
技术领域
本发明是有关于一种集成电路(IC)记忆体装置,且特别是有关于一种于DDR2(双倍数据传输率2)集成电路记忆体装置中选择性地提供可变写入延迟的限制输出地址暂存器技术。
背景技术
DDR2是一种最近被制订的JEDEC(电子工程设计发展联合协会)记忆体标准并已在2004年1月公布,该标准就如同JESD79-2A为DDR1所遵循的记忆体规范。DDR2标准与DDR1标准相比之下有许多的改进,使新的记忆体类型在传输数据以及节省电源两方面更有效率。除了将终端电阻内建在晶片中(on die termination,ODT)之外,后行地址选通(posted columnaddress strobe,posted CAS)以及附加延迟(additive latency,AL)是使记忆体能够运转更迅速和更有效率的两个新特征。
由于后行地址选通以及附加延迟,读出(READ)或写入(WRITE)命令可以在启动(ACTIVATE)命令之后立即提出(issue),然后此READ/WRITE命令在执行前将内部地延迟一段预定时脉周期(clock cycle)数目的时间(因此附加延迟)。
DDR2的JEDEC定义允许行地址选通延迟(CAS latency,CL)的值为3、4或5,相较之下DDR1则为1.5、2及2.5。而DDR2的写入延迟(write latency,WL)也大得多。当DDR1允许写入延迟为一周期时,DDR2定义写入延迟等于读出延迟(read latency,RL)减一,即WL=RL-1,其中读出延迟(RL)等于附加延迟(AL)加上行地址选通延迟(CL),即RL=AL+CL。这为READ和WRITE的执行提供了时间计画(time profile),使得这两种处理类型更为容易管线化(pipelining),并且因此可供更高速的汇流排使用。
发明内容
本发明提出一种于DDR2(双倍数据传输率2)集成电路记忆体装置中选择性地提供可变写入延迟的限制输出地址暂存器技术,可以减少直接耦接至输出的路径数。本发明能够减少输出的电容(因此增加装置速度)以及节省完成讯号布线所需的面积。
依照本发明之一较佳实施例所提出的DQ正反器串链,此DQ正反器串链只载入有效写入地址命令,但在之后每个时脉周期连续地移位。因为新的读出或写入命令不能在连续的周期提出,所以在此串链中任意已知点,地址(或状态)对至少两个周期有效。因此,在暂存器串链中一选定点能用来满足两个不同延迟的要求。对于DDR2来说,有N个写入延迟的情况下,只需提供ceil(N/2)个至写入地址输出的存取点,因此可以节省晶片面积并且增加速度,其中,ceil<x>称为天花板(ceiling)函数,定义为大于或等于x的最小整数。依照此较佳实施例,只要提供单一个额外存取点,亦可以支援DDR1。实际上,本发明使用3条路径即可支援全部5种情况,4种DDR2以及1种DDR1。
本发明提出一种集成电路装置,具有记忆体阵列以及包含地址暂存器以提供选择的写入延迟给记忆体阵列。此装置包括多数个正反器串联耦接于地址输入以及写入地址输出之间,每一个正反器贡献一输出节点,其中,这些正反器至少其中之一用以操作回应写入时脉讯号,其余则用以操作回应另一时脉讯号。
本发明提出一种提供选择的写入延迟给集成电路装置中的记忆体阵列的方法。此方法包括下列步骤:首先,提供正反器串链耦接于写入地址输入以及写入地址输出之间,其中正反器串链包括多数个正反器串联耦接,而每一个正反器具有一输出节点;接着,载入地址数据至写入地址输入以回应时脉讯号,其中时脉讯号对应至记忆体阵列的写入命令;然后,选择性地耦接预先决定的这些输出节点其中的多个至写入地址输出。
本发明更提出一种集成电路装置,具有记忆体阵列以及包含地址暂存器以提供选择的写入延迟至记忆体阵列。此装置包括一正反器串链以及M个讯号路径。正反器串链耦接于写入地址输入以及写入地址输出之间,用以提供N个写入延迟情况。M个讯号路径耦接正反器串链至写入地址输出,其中M<N。在一实施例中,M=ceil(N/2)。而且,若要同时支援DDR1以及DDR2,则M=ceil(N/2)+1。
为让本发明的上述和其他目的、特征和优点能更明显易懂,下文特举较佳实施例,并配合所附图式,作详细说明如下。
附图说明
图1是时控DQ正反器延迟串链的概念实施方块图,其中时控DQ正反器延迟串链使用5个独立的多工器至写入地址输出,这种设计将导致需要许多讯号路径以及伴随着过度负载出现于地址输出。
图2是依照本发明较佳实施例的写入地址移位串链的电路方块图,其中DQ正反器串链只在需要新的有效写入地址时载入,并且只需要3条独立的多工器路径而不是如图1所需的5条。
图3是依照本发明较佳实施例的写入地址移位串链的时序图,显示如何利用1.5、2.5以及4.5的地址延迟以涵盖所要求的全部5种情况。
图4是依照本发明较佳实施例的写入地址移位串链中DQ正反器的另一较佳实施例的电路方块图。
图5A是依照本发明较佳实施例的WRCLK以及WRCLKB讯号产生电路的方块图,其中WRCLK以及WRCLKB讯号由此电路根据调整附加延迟的写入命令讯号以及主内部晶片时脉所产生。
图5B是依照本发明较佳实施例的WRCLK以及WRCLKB讯号产生电路的时序图,显示图5A的电路在WRCOMAL、JCLK以及WRCLK讯号之间关系。
100:延迟串链 1020~1024:正反器
104:写入地址输入 106:时脉线
108:写入地址输出 110:多工器讯号路径
112:电容 200:写入地址移位串链
202A、202B、204、2040~2043:正反器
206、208、210、212、214、216、218:路径
220、224、228、232、244、504、506:反相器
222、226、230、240:CMOS通闸
242:闩锁器
500:WRCLK与WRCLKB讯号产生电路
502:NAND闸
AINLB:地址输入延迟补数
A05B、A15B、A25B、A35B、A45B:正反器输出
CLK、C、CB、JCLK、WRCLK、WRCLKB:时脉讯号
DDR2、DDR2B、DDR2CL2/3、DDR2CL2/3B、DDR2CL4/5、DDR2CL4/5B:控制讯号
WAC:写入地址撷取
WAINB:写入地址输入补数
WRCOMAL:调整附加延迟的写入命令
具体实施方式
请参阅图1所示,是时控DQ正反器延迟串链的概念实施方块图。请参阅图1,时控DQ正反器延迟串链100用以提供选择的写入延迟的功能。延迟串链100包含五个DQ正反器1020~1024串联耦接并且耦接至写入地址输入104。DQ正反器1020~1024由时脉线106上一共用的时脉讯号(CLK)提供时脉,并且DQ正反器1020~1024每一个的输出皆耦接至写入地址输出108。
利用这种设计,许多的多工器讯号路径110必须布线到写入地址输出108,导致需要相当大的晶片面积。而且,因为整个串链是由时脉线106上的时脉讯号CLK所控制,它一直连续地将地址数据载入至串链并且不断地移位,而不考虑是否有写入(WRITE)操作。此外,透过使用这样的设计,因多工器而引入的寄生电容(即电容112)所造成的过度负载会加于写入地址输出108。
另一个可想到的实施方法是设计最小的暂存器电路,但是用多个独立的时脉讯号控制它,而不是用一共用的时脉讯号,因此,在已知写入延迟的情况下,写入地址输出在适当的时间时总是有效的。然而,这种方法亦有实现上的困难,因为不同的时脉线在布线时需要相当多的轨道(tracks)。
请参阅图2所示,是依照本发明较佳实施例的写入地址移位串链的电路方块图。写入地址移位串链200包括DQ正反器202A、202B以及2040~2043串联耦接。值得注意的是,写入地址移位串链200只在需要新的有效写入地址时载入,并且只需要3条独立的多工器讯号路径,而不是如图1所需的5条。为使本图式以及接下来图式的说明能更加清楚,下面将先定义一些专门术语:
写入延迟-在WRITE命令(以及与它一起的地址)的提交(submission)后,相对应的数据则延迟N个周期,其中N等于写入延迟。实际上,在内部数据写入至它被指定的地址发生在那之后的某一点。
JCLK-主内部晶片时脉(clk)。JCLK与外部时脉具有相同频率但Tch(时脉高电位时间)限制为最大宽度。时脉(C)以及与其互补的时脉补数(clockbar,CB)讯号皆来自于JCLK。
AINLB-地址输入延迟补数(latent bar)。AINLB为写入地址DQ正反器串链的输入,而任何附加延迟已在这地址资讯中被解释。
WAINB-写入地址输入补数。WAINB为写入地址DQ正反器串链的输出,而写入地址DQ正反器串链实际上被行地址路径使用来执行WRITE命令。
WRCLK-写入时脉。此时脉根据载入写入地址DQ正反器串链的WRITE命令而致动(fire),其互补的讯号为写入时脉补数(WCLKB)。
WAC-写入地址撷取(capture)时脉。此时脉用来的撷取DQ正反器串链的WAINB输出,并且传送它到行路径给WRITE执行。WAINB地址数据应该与WAC时脉同步以便适当的操作。
请再参阅图2,写入地址移位串链200包括第一个正反器部分(或移位暂存器)202A耦接至AINLB输入206并由WRCLK以及互补的WRCLKB讯号提供时脉。正反器部分202A的输出耦接至另一正反器部分202B的输入,其中正反器部分202B由C以及CB讯号提供时脉,而且其输出(A05B)透过路径210传送至随后的DQ正反器2040的输入。接着,DQ正反器2040的输出(A15B)透过路径212耦接至下一个DQ正反器2041的输入,其中DQ正反器2041的输出(A25B)透过路径214传送至再另一个DQ正反器2042的输入。DQ正反器2042的输出(A35B)透过路径216耦接至最后一个DQ正反器2043的输入,其中DQ正反器2043的输出(A45B)透过路径218传送出去。
在路径212上的A15B讯号被提供至反相器220的输入,其中反相器220的输出耦接至互补金氧半(CMOS)通闸(pass gate)222,而通闸222受到互补的DDR2以及DDR2B讯号所控制。同样地,在路径214上的A25B讯号被提供至相似的反相器224的输入,其中反相器224的输出耦接至CMOS通闸226,而通闸226受到互补的DDR2CL2/3以及DDR2CL2/3B讯号所控制。以相同的方式,在路径218上的A45B讯号被提供至反相器228的输入,其中反相器228的输出耦接至CMOS通闸230,而通闸230受到互补的DDR2CL4/5以及DDR2CL4/5B讯号所控制。CMOS通闸222、226以及230的输出皆耦接至附加反相器232的输入,而附加反相器232的输出耦接至在路径208的WAINB输出。
如本发明较佳实施例中所示,正反器部分202A与202B以及正反器2040~2043每一个皆包括CMOS通闸240(202A由WRCLK以及WRCLKB讯号提供时脉,其余正反器部分由C以及CB讯号提供时脉),其中通闸240的输出耦接至闩锁器242,而闩锁器242包括交叉耦接之一对反相器。然后,闩锁器242的输出实质上耦接至反相器244的输入。
在操作中,正反器用以在时脉讯号上升缘时将正反器输入的值转换至其输出,而在其他时间保持该值。换句话说,只有当时脉讯号上升缘时,讯号才会透过正反器传送。如图所示,DQ正反器2040~2043包括主仆闩锁器对。就其功能而言,写入地址移位串链200只有在需要有效写入地址时才会载入(或者初始)。因为DDR2规格书指出新的WRITE命令只能再每个其它周期提出,全部必要的写入地址组合(延迟)可以只利用3条独立的多工器路径来达到,而非5条。
如同的前对DDR2装置的描述,写入延迟(WL)等于读出延迟(RL)减1,即WL=RL-1,其中读出延迟定义为附加延迟(AL)加上CAS延迟(CL),即RL=AL+CL。因此,当没有附加延迟时,读出延迟(RL)等于CAS延迟(CL),此时WL=CL-1。对DDR2装置来说,当WL=n时,只需要提供ceil(n/2)条路径通向有效的写入地址输出。但是,在本发明较佳实施例中,若要同时支援DDR1以及DDR2,只需要提供ceil(n/2)+1条路径,其中对DDR2而言有效的CL值为2、3、4或5。因此,WL=1、2、3或4,而且当n=4时,4/2=2。为了也能支援DDR1的情形,因此提供一附加路径,即使用2+1=3条路径。值得注意的是,在DDR1时的WL=1情形,与在DDR2时的WL=1情形是不相同的,因为在DDR2的情形中地址多延迟一额外的周期。
如图所示,内部clk=0相位用以移位DQ正反器地址数据。写入地址最后由真相位(true phase)时脉(clk=1)所撷取并执行,所以透过使用clk=0作为主要移位器,至少需提供1/2个tck设置时间(set-up time)。写入地址移位串链200初始地载入cik=1相位「载入命令」以计算适当的写入操作时序。相较于当用户实际上提出写入命令的时候,这样的移动依赖着被选择的附加延迟。根据本发明较佳实施例所揭露的写入地址移位串链200,可以看见WRCLK讯号载入串链200的第一个元件,而其他的元件全部由正常晶片时脉的衍生物(derivative)提供时脉。在本发明的这种设计下,在路径208上的写入地址输入补数(WAINB)讯号有来自移位串链200的3条路径(potential paths),可以涵盖5个可能的写入延迟情况。
请参阅图3所示,是依照本发明较佳实施例的写入地址移位串链的时序图。显示如何利用1.5(DDR1)、2.5(DDR2CL=2,3)以及4.5(DDR2CL=4,5)的地址延迟以涵盖指定的全部5种情况。WRCLK讯号及时在正确的点致动(fire),并载入写入地址移位串链200。从那时起,地址透过如选择的写入延迟(WL)的地址的同样方式做移位。只有单一个输出多工器致能,以便具有适当延迟的地址由WAC(写入地址撷取)时脉所撷取。
请参阅图4所示,是图2中DQ正反器204的另一较佳实施例的电路方块图。一个N通道电晶体250以及一个P通道电晶体252代替图2中的CMOS通闸240,并耦接至闩锁器242。然后,电晶体250以及252只由C时脉讯号控制导通与否。
请参阅图5A,是依照本发明较佳实施例的WRCLK以及WRCLKB讯号产生电路的方块图。电路500根据调整附加延迟的写入命令(WRCOMAL)讯号以及主内部晶片时脉(JCLK),产生互补的WRCLK以及WRCLKB讯号。电路500包括逻辑反及(NAND)闸502,其中RAND闸502接收WRCOMAL以及JCLK讯号当作输入。当两讯号动作(active)时,NARD闸502透过反相器504提供WRCLK讯号输出,以及在反相器506输出提供互补的WRCLKB讯号。
请参阅图5B,是依照本发明较佳实施例的WRCLK以及WRCLKB讯号产生电路的时序图。显示出电路500在WRCOMAL、JCLK以及WRCLK讯号之间关系的时序图。如图所示,当WRCLK讯号处于「致动(active)」状态时,AINLB载入前面所揭露的DQ正反器串链。
虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明,任何熟习此技艺者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (24)
1、一种集成电路装置,具有一记忆体阵列以及包含一地址暂存器以提供选择的写入延迟给该记忆体阵列,其特征在于该集成电路装置包括:
多数个正反器串联耦接于一地址输入以及一写入地址输出之间,每一该些正反器贡献一输出节点,其中,该些正反器至少其中之一用以操作回应一写入时脉讯号,其余该些正反器用以操作回应另一时脉讯号。
2、根据权利要求1所述的集成电路装置,其特征在于其中所述的写入时脉讯号对应至该记忆体阵列的写入(WRITE)命令。
3、根据权利要求1所述的集成电路装置,其特征在于其中所述的另一时脉讯号为该记忆体阵列内部时脉讯号的衍生物。
4、根据权利要求1所述的集成电路装置,其特征在于其更包括:
多数个通闸,每一该些通闸耦接至选定的该些正反器的该些输出节点其中之一,该些通闸用以操作回应预先决定的致能讯号,以耦接选定的该些输出节点其中的多个至该写入地址输出。
5、根据权利要求4所述的集成电路装置,其特征在于其更包括一驱动器耦接每一该些通闸的输入至每一该些正反器的该些输出节点。
6、根据权利要求5所述的集成电路装置,其特征在于其中所述的驱动器包括一反相器。
7、根据权利要求4所述的集成电路装置,其特征在于其更包括一驱动器耦接每一该些通闸的输出至该写入地址输出。
8、根据权利要求7所述的集成电路装置,其特征在于其中所述的驱动器包括一反相器。
9、根据权利要求1所述的集成电路装置,其特征在于其中每一该些正反器包括:
至少一通闸,用以回应一适用时脉讯号;以及
至少一闩锁器,耦接至该通闸的输出。
10、根据权利要求9所述的集成电路装置,其特征在于其中所述的至少一通闸包括一金氧半电晶体。
11、根据权利要求9所述的集成电路装置,其特征在于其中所述的至少一通闸包括一互补金氧半传输闸。
12、根据权利要求9所述的集成电路装置,其特征在于其中所述的至少一闩锁器包括一对交叉耦接的反相器。
13、根据权利要求9所述的集成电路装置,其特征在于其更包括一反相器耦接至该至少一闩锁器的输出。
14、一种提供选择的写入延迟给一集成电路装置中之一记忆体阵列的方法,其特征在于其包括下列步骤:
提供一正反器串链耦接于一写入地址输入以及一写入地址输出之间,其中该正反器串链包括多数个正反器串联耦接,而每一该些正反器具有一输出节点;
载入地址数据至该写入地址输入以回应一时脉讯号,其中该时脉讯号对应至该记忆体阵列之一写入(WRITE)命令;以及
选择性地耦接预先决定的该些输出节点其中的多个至该写入地址输出。
15、根据权利要求14所述的提供选择的写入延迟给一集成电路装置中之一记忆体阵列的方法,其特征在于其中所述的些正反器为DQ正反器。
16、根据权利要求14所述的提供选择的写入延迟给一集成电路装置中之一记忆体阵列的方法,其特征在于其中所述的“载入地址数据至该写入地址输入以回应一时脉讯号,其中该时脉讯号对应至该记忆体阵列之一写入命令”的该步骤只发生在需要写入操作至该记忆体阵列时。
17、根据权利要求16所述的提供选择的写入延迟给一集成电路装置中之一记忆体阵列的方法,其特征在于其中所述的地址数据载入该些正反器其中的第一个,用以回应一第一时脉讯号,其余该些正反器用以操作回应一第二时脉讯号。
18、根据权利要求17所述的提供选择的写入延迟给一集成电路装置中之一记忆体阵列的方法,其特征在于其中所述的第二时脉讯号为该集成电路装置的内部时脉讯号的衍生物。
19、一种集成电路装置,具有一记忆体阵列以及包含一地址暂存器以提供选择的写入延迟至该记忆体阵列,其特征在于该集成电路装置包括:
一正反器串链,耦接于一写入地址输入以及一写入地址输出之间,用以提供N个写入延迟情况;以及
M个讯号路径,耦接该正反器串链至该写入地址输出,其中M<N。
20、根据权利要求19所述的集成电路装置,其特征在于其中所述的M=ceil(N/2)。
21、根据权利要求19所述的集成电路装置,其特征在于其中所述的记忆体阵列实质上依从JEDEC(电子工程设计发展联合协会)的DDR2(双倍数据传输率2)标准。
22、根据权利要求19所述的集成电路装置,其特征在于其中所述的写入延迟的情形为1、2、3以及4。
23、根据权利要求19所述的集成电路装置,其特征在于其更包括一附加讯号路径,耦接该正反器串链至该写入地址输出。
24、根据权利要求23所述的集成电路装置,其特征在于其中所述的记忆体阵列实质上依从JEDEC(电子工程设计发展联合协会)的DDR1(双倍数据传输率1)以及DDR2(双倍数据传输率2)标准。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/924,546 | 2004-08-24 | ||
US10/924,546 US7061823B2 (en) | 2004-08-24 | 2004-08-24 | Limited output address register technique providing selectively variable write latency in DDR2 (double data rate two) integrated circuit memory devices |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1741187A true CN1741187A (zh) | 2006-03-01 |
Family
ID=35942857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200510056834.5A Pending CN1741187A (zh) | 2004-08-24 | 2005-03-22 | 选择性地提供可变写入延迟的集成电路装置以及其方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7061823B2 (zh) |
CN (1) | CN1741187A (zh) |
TW (1) | TWI257099B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107180653A (zh) * | 2016-03-10 | 2017-09-19 | 中兴通讯股份有限公司 | 一种获取ddr odt参数的方法和装置 |
CN108399934A (zh) * | 2017-02-06 | 2018-08-14 | 华邦电子股份有限公司 | 半导体存储装置及数据设定方法 |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7251172B2 (en) * | 2005-03-03 | 2007-07-31 | Promos Technologies Inc. | Efficient register for additive latency in DDR2 mode of operation |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US7379316B2 (en) | 2005-09-02 | 2008-05-27 | Metaram, Inc. | Methods and apparatus of stacking DRAMs |
KR100753081B1 (ko) * | 2005-09-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 내부 어드레스 생성장치를 구비하는 반도체메모리소자 |
US8478386B2 (en) | 2006-01-10 | 2013-07-02 | Accuvein Inc. | Practitioner-mounted micro vein enhancer |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
KR100753421B1 (ko) * | 2006-06-19 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 래치 회로 |
US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
KR101003150B1 (ko) * | 2009-05-14 | 2010-12-21 | 주식회사 하이닉스반도체 | 어드레스 시프트 회로 및 방법 |
EP2441007A1 (en) | 2009-06-09 | 2012-04-18 | Google, Inc. | Programming of dimm termination resistance values |
US20140184288A1 (en) * | 2012-12-27 | 2014-07-03 | Samsung Electronics Co., Ltd. | Semiconductor circuit and method for operating the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5062080A (en) * | 1987-08-03 | 1991-10-29 | Motorola, Inc. | Method and apparatus for enabling a memory |
KR100303780B1 (ko) * | 1998-12-30 | 2001-09-24 | 박종섭 | 디디알 에스디램에서의 데이터 우선 순위 결정 장치 |
JP2004034943A (ja) * | 2002-07-08 | 2004-02-05 | Tgk Co Ltd | 冷凍サイクルの制御方法 |
KR100532421B1 (ko) * | 2003-02-17 | 2005-11-30 | 삼성전자주식회사 | (n/2)스테이지를 갖는 어드레스 버퍼 |
KR100596435B1 (ko) * | 2003-12-17 | 2006-07-05 | 주식회사 하이닉스반도체 | 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치 |
-
2004
- 2004-08-24 US US10/924,546 patent/US7061823B2/en active Active
-
2005
- 2005-03-04 TW TW094106548A patent/TWI257099B/zh active
- 2005-03-22 CN CN200510056834.5A patent/CN1741187A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107180653A (zh) * | 2016-03-10 | 2017-09-19 | 中兴通讯股份有限公司 | 一种获取ddr odt参数的方法和装置 |
CN108399934A (zh) * | 2017-02-06 | 2018-08-14 | 华邦电子股份有限公司 | 半导体存储装置及数据设定方法 |
Also Published As
Publication number | Publication date |
---|---|
TW200608394A (en) | 2006-03-01 |
US20060044925A1 (en) | 2006-03-02 |
US7061823B2 (en) | 2006-06-13 |
TWI257099B (en) | 2006-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1741187A (zh) | 选择性地提供可变写入延迟的集成电路装置以及其方法 | |
JP5751909B2 (ja) | 半導体メモリ装置及びメモリシステム | |
US8331361B2 (en) | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type | |
CN1172247C (zh) | 存储器控制器及其控制方法 | |
KR101600447B1 (ko) | 구성 가능한 대역폭 메모리 장치들 및 방법들 | |
US8225064B2 (en) | Storage region allocation system, storage region allocation method, and control apparatus | |
US8027203B2 (en) | Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure | |
CN1759449A (zh) | 多频同步时钟信号发生器 | |
CN102622192B (zh) | 一种弱相关多端口并行存储控制器 | |
EP2122626A1 (en) | Id generation apparatus and method for serially interconnected devices | |
CN1924847A (zh) | 共享接口半导体存储器 | |
CN100576140C (zh) | 产生数字信号处理器和存储器的时钟信号的电路和方法 | |
CN1860460A (zh) | 在具有等待信息的存储系统上的回声时钟 | |
CN1591680A (zh) | 同步动态随机存取存储器的写入路径电路 | |
CN101151603A (zh) | 使用多组地址/数据线的存储器访问 | |
US5940328A (en) | Synchronous semiconductor device with memory chips in a module for controlling output of strobe signal for trigger in reading data | |
CN1941172A (zh) | 延迟锁定回路驱动控制电路 | |
US7657713B2 (en) | Memory using packet controller and memory | |
CN111105825A (zh) | 移位寄存器电路、动态随机存储器和电路控制方法 | |
US8432763B2 (en) | Integrated circuit | |
US6834015B2 (en) | Semiconductor memory device for reducing data accessing time | |
WO2004036430A1 (ja) | 動作周波数可変の情報処理装置 | |
JP5240473B2 (ja) | 半導体記憶装置及びリフレッシュ制御方法 | |
CN1147864C (zh) | 半导体存储装置 | |
US11422803B2 (en) | Processing-in-memory (PIM) device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |