DE10302128B3 - Pufferverstärkeranordnung - Google Patents

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Abstract

Die Erfindung betrifft eine Pufferverstärkeranordnung zur Pufferung von Signalen, die gleichartigen Chips, insbesondere DRAM-Chips, eines Halbleiterspeichermoduls parallel zugeführt werden, und weist einstellbare Verzögerungsschaltungen (71) in jeder Signalleitung und eine Verzögerungsdetektorschaltung (6) auf, die ein von der Pufferverstärkeranordnung (1) empfangenes Taktsignal (3) am Eingang und am Ausgang der Pufferverstärkeranordnung empfängt und aus der Phasendifferenz dieser beiden Signale ein Stellsignal zur Einstellung der variablen Verzögerungszeit (DELTAt¶var¶) der Verzögerungsschaltungen (71) erzeugt. Damit die von der Verzögerungsdetektorschaltung (6) eingestellte Verzögerungszeit unabhängig von Variationen der Parameter der DRAM-Speicherchips (13) ist, weist der zum Eingang der Verzögerungsdetektorschaltung (6) führende Rückkoppelweg (11) ein Referenzleitungsnetz (9) derselben Struktur und mit denselben elektrischen Eigenschaften wie das zu den DRAM-Speicherchips (13) führende Leitungsnetz (12) sowie das Referenzleitungsnetz (9) abschließende Kapazitätselemente (10) auf, die dieselben Kapazitäten haben wie die Signaleingänge der DRAM-Speicherchips (13).

Description

  • Die Erfindung betrifft eine Pufferverstärkeranordnung zur Pufferung von Signalen gemäß dem Oberbegriff des Patentanspruchs 1.
  • Bei heutigen Halbleiterspeichermodulen, zum Beispiel DRAM-Speichermodulen, die mit immer höheren Frequenzen getaktet werden, sollten die allen gleichartigen Chips auf dem Halbleiterschaltungsmodul, insbesondere den Speicherchips zugeführten Signale, wie Adress-, Befehls-, und Datensignale, die allen Chips parallel angelegt werden, möglichst die gleiche Signallaufzeit haben. Dabei ist der Verzögerungsbereich heutiger Register und Pufferverstärkeranordnungen, wie sie in mit Registern versehenen Halbleiterspeichermodulen eingesetzt werden, häufig zu groß. Dieser Verzögerungszeitbereich beträgt typischerweise 0,9 ns bis 2,5 ns. Dadurch bedingt werden bei Frequenzen über 100 MHz die Zeittoleranzen der Signale auf dem Befehls-/Adressbus sehr eng. Dies wurde bisher durch eine Registerverzögerung mittels einstellbarer Taktverzögerung kompensiert. Die einmal vorgenommene Einstellung der Taktverzögerung ist dann festgelegt und passt sich nicht an unterschiedliche Charakteristiken des Halbleiterschaltungsmoduls an.
  • US 6,313,674 B1 beschreibt bezogen auf 2 dieser Druckschrift eine Verstärkeranordnung zur Erzeugung von Signalen für einen Halbleiterspeicher mit Empfangsglied, Verzögerungsschaltung und Verzögerungsdetektorschaltung, bei der mittels eines Rückkoppelkreises die Verzögerungsschaltung auf die erforderliche Verzögerungszeit eingestellt wird.
  • US 6,396,768 B2 (siehe insbesondere 20 mit Beschreibung) ist eine Pufferverstärkeranordnung in einem Halbleiterspeicher mit den im Oberbegriff des Patentanspruches 1 angegebenen ersten Empfangsgliedern zu entnehmen.
    •
  • Die Erfindung zielt deshalb darauf ab, eine Pufferverstärkeranordnung, die auch für eine Registeranordnung für Speichermodule realisierbar ist, mit einstellbarer Verzögerung und verzögerungsstarrer Rückkopplungsschleife zu ermöglichen, die elektrisch denselben Weg einschließt wie die gewöhnlichen Befehls- und Adressleitungen. Dadurch soll die Differenz zwischen einer minimalen und maximalen Verzögerung von der Pufferverstärkeranordnung bzw. dem Register zu den Speicher chips verringert werden und diese Verzögerung unabhängig von den Parametern der gedruckten Schaltungsplatte des Halbleiterschaltungsmoduls werden.
  • Diese Aufgabe wird anspruchsgemäß gelöst.
  • Gemäß einem wesentlichen Aspekt der Erfindung ist eine Pufferverstärkeranordnung zur Pufferung von Signalen, die gleichartigen Chips auf einem Halbleiterschaltungsmodul, insbesondere DRAM-Chips auf einem DRAM-Speichermodul parallel zugeführt werden, die mit ersten Empfängergliedern jeweils zum parallelen Empfang der Signale, und ersten Ausgangspufferverstärkern versehen ist, die mit ihrem Eingang jeweils mit einem Ausgang eines jeweiligen ersten Empfängerglieds verbunden sind, um aus den von den ersten Empfängergliedern empfangenen Signalen gepufferte Ausgangssignale zu erzeugen, die den Chips des Halbleiterschaltungsmoduls über ein Signalleitungsnetz zugeführt werden, dadurch gekennzeichnet, dass die Pufferverstärkeranordnung außerdem aufweist: ein zweites Empfängerglied zum Empfang eines Systemtaktsignals; einen zweiten Ausgangspufferverstärker, der mit seinem Eingang mit einem Ausgang des zweiten Empfängerglieds verbunden ist, um ein gepuffertes Ausgangstaktsignal zu erzeugen; erste Verzögerungsschaltungen mit einstellbarer Verzögerungszeit, die jeweils zwischen dem Ausgang jedes ersten Empfängerglieds und dem Eingang jedes ersten Ausgangspufferverstärkers verbunden sind und die Signale zwischen diesen Ausgängen und diesen Eingängen entsprechend der eingestellten Verzögerungszeit verzögern; eine zweite Verzögerungsschaltung mit einstellbarer Verzögerungszeit, die zwischen dem Ausgang des zweiten Empfängerglieds und dem Eingang des zweiten Ausgangspufferverstärkers vorgesehen ist, um das Taktsignal zwischen diesem Ausgang und diesem Eingang entsprechend der eingestellten Verzögerungszeit zu verzögern; und eine Verzögerungsdetektorschaltung mit einem ersten und zweiten Eingang, von denen der erste Eingang mit dem Ausgang des zweiten Empfängerglieds und der zweite Eingang über einen Rückkoppelkreis mit dem Ausgang des zweiten Ausgangspufferverstärkers verbunden ist, um eine Ist-Verzögerungszeit zwischen den an ihrem ersten und zweiten Eingang anliegenden Taktsignalen zu erfassen, einem dritten Eingang, der mit einem eine Sollverzögerung angebenden Referenzsignal beaufschlagt ist und mit einem Differenzverstärker, der zur Erzeugung einer Differenz zwischen der erfassten Ist-Verzögerungszeit und der durch das Referenzsignal angegebenen Soll-Verzögerungszeit entsprechenden Stellspannung angeordnet ist, die jeweils einem Stelleingang der ersten und zweiten Verzögerungsschaltungen zur Einstellung der Verzögerungszeit zugeführt wird.
  • Gemäß einem weiteren Aspekt der Erfindung weist der Rückkoppelkreis ein Referenzleitungsnetz mit derselben Struktur und denselben elektrischen Eigenschaften wie das Signalleitungsnetz und das Referenzleitungsnetz abschließende Kapazitätselemente auf, die dieselben Kapazitäten haben wie die Signaleingänge der Chips des Halbleiterschaltungsmoduls.
  • Bevorzugt werden diese Kapazitätselemente durch Dummy-Pins der Chips oder unbenutzte Signaleingänge derselben realisiert.
  • Im Falle von Halbleiterspeichermoduls sind die von der Pufferverstärkeranordnung gepufferten Signale bevorzugt Befehls- und Adresssignale.
  • Bevorzugt weisen die ersten und zweiten Empfängerglieder jeweils Differenzverstärker auf.
  • Weiterhin ist bevorzugt, dass die ersten und zweiten Ausgangspufferverstärker jeweils Push-Pull-Verstärker aufweisen.
  • Die Verzögerungsdetektorschaltung kann bevorzugt ein Exklusiv-ODER-Glied mit dem ersten und zweiten Eingang und ein eine Integratoranordnung bildendes R-C-Glied am Ausgang des Exklusiv-ODER-Glieds zur Erzeugung eines Spannungspegels aufweisen, der der Ist-Verzögerungszeit entspricht und der dem invertierenden Eingang des Differenzverstärkers der Verzögerungsdetektorschaltung zugeführt wird.
  • Das dem dritten Eingang der Verzögerungsdetektorschaltung angelegte Referenzsignal wird bevorzugt von der Versorgungsspannung des Exklusiv-ODER-Glieds abgeleitet. Auf diese Weise ist die Verzögerung der gesteuerten Verzögerungsleitung unabhängig von der Versorgungsspannung.
  • Die Pufferverstärkeranordnung kann entweder ein separater integrierter Chip sein, der sich auf der gedruckten Schaltungsplatte des Halbleiterschaltungsmoduls befindet oder statt dessen in einem anderen Chip des Halbleiterschaltungsmoduls integriert sein.
  • Die oben beschriebene Struktur und Funktion der erfindungsgemäßen Pufferverstärkeranordnung reduziert somit die Differenz zwischen der minimalen und maximalen Verzögerung vom Puffer/Register zum Halbleiterchip und macht außerdem diese Verzögerung unabhängig von den Parametern der gedruckten Schaltungsplatte.
  • Die obigen und weitere vorteilhafte Merkmale der Erfindung werden in der nachstehenden Beschreibung unter Bezugnahme auf die Zeichnung näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 schematisch Blöcke eines ersten Ausführungsbeispiels einer erfindungsgemäßen Pufferverstärkeranordnung;
  • 2 ein Schaltbild einer bevorzugten Anordnung einer Verzögerungsdetektorschaltung von 1;
  • 3 ein Signalzeitdiagramm, das Signale an verschiedenen Schaltungspunkten der in 2 dargestellten Verzögerungsdetektorschaltung veranschaulicht, und
  • 4 einen Abschnitt eines Registermoduls mit einem zweiten Ausführungsbeispiel der erfindungsgemäßen Pufferverstärkeranordnung.
    •
  • Gemäß 1 enthält eine allgemein mit 1 bezeichnete Pufferverstärkeranordnung erste Empfängerglieder 51 in Form von Differenzverstärkern zum Empfang von Befehls- und Adresssignalen 2 (1 zeigt nur einen Kanal und die tatsächliche Anzahl der Signale 2 liegt im Bereich von 22 bis 48). Zweite als Differenzverstärker implementierte Empfängerglieder 52 empfangen differentielle Taktsignale 3. Die Ausgänge der ersten Empfängerglieder 51 sind jeweils über erste Verzögerungsschaltungen 71 mit einstellbarer Verzögerungszeit Δtvar mit Eingängen jeweiliger erster Ausgangspufferverstärker 81 verbunden, die als Push-Pull-Pufferverstärker realisiert sind.
  • Gleichermaßen ist der Ausgang des zweiten Empfängerglieds 52 über eine zweite Verzögerungsschaltung 72 mit einstellbarer Zeitverzögerung Δtvar mit einem Eingang eines zweiten Ausgangspufferverstärkers 82 verbunden, der genauso wie die ersten Ausgangspufferverstärker 81 als Push-Pull-Pufferverstärker realisiert ist.
  • Die jeweiligen Ausgänge der ersten Ausgangspufferverstärker 81 führen über ein Leitungsnetz 12 einer (nicht gezeigten) gedruckten Schaltungsplatte zu Befehls- und Adresseingängen von mehreren parallelen DRAM-Chips DRAM1, DRAM2, ..., DRAM5.
  • Der das von der zweiten Verzögerungsschaltung 72 mit variabler Verzögerung verzögerte Taktsignal führende Ausgang des zweiten Ausgangspufferverstärkers 82 ist über ein Referenzleitungsnetz 9 der (nicht gezeigten) gedruckten Schaltungsplatte mit Abschlusskapazitätselementen 10 verbunden, die dieselbe Kapazität wie die Signaleingänge der Speicherchips 13 haben. Diese Kapazitätselemente 10 können entweder Dummy-Pins der Speicherchips 13 oder unbenutzte Signaleingänge derselben sein. Dadurch wird das System unempfindlich gegenüber Variationen der Parameter der Speicherchips 13. Die Topologie des Signalleitungsnetzes 12 und des Referenzleitungsnetzes 9 muss elektrisch dieselbe sein. Vom Referenzleitungsnetz 9 führt eine Rückkoppelleitung 11 zu einem Eingang 15 einer Verzögerungsdetektorschaltung 6, deren Anordnung und Funktion nachstehend anhand der 2 und 3 beschrieben wird.
  • In 2 ist ein Ausführungsbeispiel einer Schaltungsanordnung der Verzögerungsdetektorschaltung 6 gezeigt. Ein Eingang 14 eines Exklusiv-ODER-Glieds 16 empfängt das am Ausgang des zweiten Empfängerglieds 52 abgegebene Taktsignal, während am anderen Eingang 15 der in 2 gezeigten Verzögerungsdetektorschaltung 6 wie erwähnt die Rückkoppelleitung 11 vom Referenzleitungsnetz 9 anliegt.
  • In 3 sind beispielhaft Signalverläufe der beiden Eingangssignale 14 und 15 des Exklusiv-ODER-Glieds 16 sowie dessen Ausgangssignal 18 für zwei verschiedene Fälle einer großen Verzögerung Δt1 (in 3 links) und einer kleineren Verzögerung Δt2 (rechts in 3) gezeigt. Die Dauer der Impulse 18 ist gleich der Verzögerung des Befehls- und Adresssignalnetzes. Am Ausgang 18 des Exklusiv-ODER-Glieds 16 schließt ein aus einem Widerstand 17 und einem Kondensator 21 bestehender Integrator an, der am Schaltungspunkt 20 ein der Dauer der Impulse 18 entsprechendes Spannungsniveau (vgl. letzte Zeile in 3) liefert. Diese Spannung am Punkt 20 liegt einem invertierenden Eingang eines Differenzverstärkers 22 an, dessen nicht invertierender Eingang mit einer eine Sollverzögerung angebenden Referenzspannung beaufschlagt ist. Die Referenzspannung am Anschluss 4 der Verzögerungsdetektorschaltung 6 wird bevorzugt von der Versorgungsspannung des Exklusiv-ODER-Glieds 16 abgeleitet, zum Beispiel durch einen Spannungsteiler.
  • Das Ausgangssignal des als Vergleicher fungierenden Differenzverstärkers 22 der Verzögerungsdetektorschaltung 6 wird Steuereingängen der ersten und zweiten Verzögerungsschaltungen 71 zur Einstellung ihrer Verzögerung zugeführt. Wenn beispielsweise die Relation 1 V pro 1 ns Verzögerungszeit Δtvar der ersten und zweiten Verzögerungsschaltungen 71, 72 gilt, ergibt eine Regelspannung von 1,25 V am Eingang 4 der Verzögerungsdetektorschaltung 6 die Verzögerungszeit von 1,25 ns vom Puffereingang 2 zum Eingang der Speicherchips 13 für alle Befehls- und Adresssignale. Wenn, wie erwähnt, die Spannung am Eingang 4 der Verzögerungsdetektorschaltung 6 von der Versorgungsspannung des Exklusiv-ODER-Glieds 16 abgeleitet ist, hängt die an den ersten und zweiten Verzögerungsschaltungen 71, 72 eingestellte Verzögerung nicht von der Versorgungsspannung ab. Die Phasenverschiebung zwischen den Eingängen 14 und 15 der Verzögerungsdetektorschaltung 6 (als Prozentsatz der Zykluszeit) wird durch die Spannung am Eingang 4 (Prozentsatz der Versorgungsspannung) bestimmt.
  • Selbstverständlich kann die eingestellte Verzögerungszeit nicht kleiner als die maximale Verzögerungszeit der Pufferverstärkeranordnung 1 sein, für den Fall, dass die an den ersten und zweiten Verzögerungsschaltungen 71 und 72 eingestellte Verzögerungszeit minimal ist.
  • 4 zeigt ein zweites Ausführungsbeispiel einer erfindungsgemäßen Pufferverstärkeranordnung für den Fall der Anwendung in einer Registeranordnung. Die in 4 gezeigte Schaltungsanordnung unterscheidet sich von der in 1 lediglich dadurch, dass zwischen dem Ausgang der ersten Emp fängerglieder 51 und dem Eingang der ersten Verzögerungsschaltungen 71 jeweils ein Register 80 angeordnet ist, das von dem vom zweiten Empfängerglied 52 erzeugten Taktsignal zum Einlatchen der Befehls- und Adresssignale getaktet wird.
  • Hier soll noch erwähnt werden, dass die erfindungsgemäße Pufferverstärkeranordnung entweder ein separater integrierter Schaltungschip auf der gedruckten Schaltungsplatte oder in einem anderen Chip zum Beispiel einem Interfacechip auf der gedruckten Schaltungsplatte integriert sein kann.
    • 1
    Pufferverstärkeranordnung
    2
    Befehls-Adresssignale
    3
    Taktsignal
    4
    Referenzsignal
    51, 52
    erste und zweite Empfängerglieder
    6
    Verzögerungsdetektorschaltung
    71, 72
    erste, zweite Verzögerungsschaltungen
    81, 82
    erste, zweite Ausgangspufferverstärker
    9
    Referenzleitungsnetz
    10
    Abschlusskapazitätselemente
    11
    Rückkoppelkreis
    12
    Signalleitungsnetz
    13
    DRAM-Speicherchips
    14, 15
    erster und zweiter Eingang zur Verzögerungsde
    tektorschaltung 6
    16
    Exklusiv-ODER-Glied
    17
    Widerstand
    18
    Ausgang des Exklusiv-ODER-Glieds
    20
    Ausgang einer Integrationsschaltung
    21
    Kondensator
    22
    Differenzverstärker
    23
    Ausgang des Differenzverstärkers 22
    80
    Register

Claims (10)

  1. Pufferverstärkeranordnung (1) zur Pufferung von Signalen, die gleichartigen Chips auf einem Halbleiterschaltungsmodul, insbesondere DRAM-Chips auf einem DRAM-Speichermodul parallel zugeführt werden, mit – ersten Empfängergliedern (51) jeweils zum parallelen Empfang der Signale (2), und – ersten Ausgangspufferverstärkern (81), die mit ihrem Eingang jeweils mit einem Ausgang eines jeweiligen ersten Empfängerglieds (51) verbunden sind, um aus den von den ersten Empfängergliedern (51) empfangenen Signalen gepufferte Ausgangssignale zu erzeugen, die den Chips des Halbleiterschaltungsmoduls über ein Signalleitungsnetz (12) zugeführt werden, dadurch gekennzeichnet, dass die Pufferverstärkeranordnung (1) außerdem aufweist: – ein zweites Empfängerglied (52) zum Empfang eines Systemtaktsignals (3); – einen zweiten Ausgangspufferverstärker (82), der mit seinem Eingang mit einem Ausgang des zweiten Empfängerglieds (52) verbunden ist, um ein gepuffertes Ausgangstaktsignal zu erzeugen; – erste Verzögerungsschaltungen (71) mit einstellbarer Verzögerungszeit (Δtvar), die jeweils zwischen dem Ausgang jedes ersten Empfängerglieds (51) und dem Eingang jedes ersten Ausgangspufferverstärkers (81) verbunden sind und die Signale zwischen diesen Ausgängen und diesen Eingängen entsprechend der eingestellten Verzögerungszeit (Δtvar) verzögern; – eine zweite Verzögerungsschaltung (72) mit einstellbarer Verzögerungszeit (Δtvar), die zwischen dem Ausgang des zweiten Empfängerglieds (52) und dem Eingang des zweiten Ausgangspufferverstärkers (82) vorgesehen ist, um das Taktsignal zwischen diesem Ausgang und diesem Eingang entsprechend der eingestellten Verzögerungszeit (Δtvar) zu verzögern; und – eine Verzögerungsdetektorschaltung (6) mit einem ersten und zweiten Eingang (14, 15), von denen der erste Eingang (14) mit dem Ausgang des zweiten Empfängerglieds (52) und der zweite Eingang (15) über einen Rückkoppelkreis (9, 10) mit dem Ausgang des zweiten Ausgangspufferverstärkers (82) verbunden ist, um eine Ist-Verzögerungszeit zwischen den an ihrem ersten und zweiten Eingang (14, 15) anliegenden Taktsignalen zu erfassen, einem dritten Eingang (4), der mit einem eine Sollverzögerung angebenden Referenzsignal beaufschlagt ist und mit einem Differenzverstärker (22), der zur Erzeugung einer Differenz zwischen der erfassten Ist-Verzögerungszeit und der durch das Referenzsignal angegebenen Soll-Verzögerungszeit entsprechenden Stellspannung angeordnet ist, die jeweils einem Stelleingang der ersten und zweiten Verzögerungsschaltungen (71, 72) zur Einstellung der Verzögerungszeit (Δtvar) zugeführt wird.
  2. Pufferverstärkeranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Rückkoppelkreis (9, 10) ein Referenzleitungsnetz (9) mit derselben Struktur und denselben elektrischen Eigenschaften wie das Signalleitungsnetz (12) und das Referenzleitungsnetz (9) abschließende Kapazitätselemente (10) aufweist, die dieselben Kapazitäten haben wie die Signaleingänge der Chips des Halbleiterschaltungsmoduls.
  3. Pufferverstärkeranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Kapazitätselemente (10) durch Dummy-Pins der Chips oder durch unbenutzte Signaleingänge derselben realisiert sind.
  4. Pufferverstärkeranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die von der Pufferverstärkeranordnung (1) gepufferten Signale Befehls- und Adresssignale für Speicherchips sind.
  5. Pufferverstärkeranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die ersten und zweiten Empfängerglieder (51, 52) jeweils Differenzverstärker aufweisen.
  6. Pufferverstärkeranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die ersten und zweiten Ausgangspufferverstärker (81, 82) jeweils Push-Pull-Verstärker aufweisen.
  7. Pufferverstärkeranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Verzögerungsdetektorschaltung (6) ein Exklusiv-ODER-Glied (16) mit dem ersten und zweiten Eingang (14, 15) und ein R-C-Glied (17, 21) am Ausgang des Exklusiv-ODER-Glieds (16) aufweist, um einen Spannungspegel (20) zu erzeugen, der der Ist-Verzögerungszeit entspricht und der dem invertierenden Eingang des Differenzverstärkers (22) der Verzögerungsdetektorschaltung (6) zugeführt wird.
  8. Pufferverstärkeranordnung nach Anspruch 7, dadurch gekennzeichnet, dass das an dem dritten Eingang (4) angelegte Referenzsignal von der Versorgungsspannung des Exklusiv-ODER-Glieds (16) abgeleitet ist.
  9. Pufferverstärkeranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie als separater integrierter Schaltungschip implementiert ist.
  10. Pufferverstärkeranordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass sie in einem anderen Chip des Halbleiterschaltungsmoduls, insbesondere des DRAM-Speichermoduls integriert ist.
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