DE19719996A1 - Computersystem und Verfahren zum Betreiben einer Schaltung - Google Patents

Description

Die Erfindung betrifft ein Computersystem nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Betreiben einer Schaltung nach dem Oberbegriff des Anspruchs 7.

Als integrierte Schaltkreise bezeichnete elektronische Kompo­ nenten werden häufig so ausgelegt, daß sie in Verbindung mit anderen kompatiblen integrierten Schaltkreisen in als Chipsätze bezeichneten Gruppen arbeiten können. Ein umfangreiche oder komplizierte elektroni­ sche Schaltung wird nämlich auf mehrere integrierte Schaltkreise oder Chips aufgeteilt. Beispielsweise ist eine Steuereinheit für einen dyna­ mischen Randomspeicher (DRAM) ein elektronisches Gerät, das unter Ver­ wendung eines Satzes von integrierten Schaltkreischips realisiert werden kann. Wenn die zentrale Prozessoreinheit (CPU) eines Computers und ein DRAM zusammenarbeiten, liefert die CPU einen Satz von Steuersignalen, um Daten aus dem DRAM zu transferieren. Der DRAM benötigt jedoch einen ab­ weichenden Satz von Steuersignalen, um die Datenentnahmefunktionen aus­ zuführen. Deshalb wird eine Schnittstelle oder eine DRAM-Steuereinheit verwendet, die Steuersignale von der CPU empfängt und sie in andere Steuersignale umsetzt, die von dem DRAM verstanden werden.

Eine konventionelle DRAM-Steuereinheit wird mit einem Steuer­ chip, der die DRAM-Steuerschaltungen enthält, und einem Abtastchip, der die Datenabtastschaltungen enthält, realisiert. Eine CPU liefert Steuer­ signale, um Daten aus dem DRAM zu transferieren. Der Steuerchip empfängt die Steuersignale von der CPU und setzt sie in andere Steuersignale um, die von dem DRAM verstanden werden, einschließlich eines Speiche­ radreßsignals (MA), eines Schreibentsperrsignals (WE), eines Zeilen­ adreßstrobosignals (RAS) und eines Spaltenadreßstrobosignals (CAS). Das CAS-Signal treibt die DRAM-Daten auf den gültigen Zustand, so daß sie abgetastet werden können. Der Abtastchip tastet die DRAM-Daten vom DRAM ab und bildet einen Datenpfad für den Transfer der DRAM-Daten zu der CPU. Ein typischer DRAM-Lesezyklus wird initiiert, wenn das CAS-Signal von dem Steuerchip angelegt wird. Der DRAM gibt Daten unter der angefor­ derten Adresse in Reaktion auf das angelegte CAS-Signal aus. Der Steuer­ chip liefert auch ein Abtaststeuersignal in Reaktion auf das CAS-Signal an den Abtastchip, der dann die ausgegebenen DRAM-Daten abtasten kann. Das CAS-Signal wird im Steuerchip erzeugt, und die Datenabtastung er­ folgt im Abtastchip.

Moderne DRAMs ermöglichen die Datenausgabe mit hohen Geschwin­ digkeiten und sind ausgelegt, um mit einem DRAM-Ausgabezyklus zu arbei­ ten, der gleich der Systemtaktperiode ist. Im Betrieb können signifikan­ te Zeitlageprobleme infolge Prozeßvariation und Tatkabweichung zwischen Steuerchip und Abtastchip auftreten. Prozeßvariation bezieht sich auf die Arbeitsgeschwindigkeitsinkonsistenzen zwischen verschiedenen Kopien von identisch ausgelegten integrierten Schaltkreisen infolge unvermeid­ barer geringfügiger Unterschiede in der physikalischen Zusammensetzung des Siliciums und der Dotierungsmittel, die bei der Herstellung der in­ tegrierten Schaltkreise verwendet werden. Die schnellsten integrierten Schaltkreise in dem Reaktionszeitbereich können als "beste" und die langsamsten als "schlechteste" klassifiziert werden. Ein bester Chip kann nahezu doppelt so schnell sein wie ein vergleichbarer schlechtester Chip. Eine Taktverschiebung bezieht sich auf Zeitlagediskrepanzen zwi­ schen den getrennten internen Kerntaktgebern, welche jeden integrierten Schaltkreischip ansteuern. Wenn man identische Prozeßvariationscharakte­ ristiken zwischen Chips annimmt, kann immer noch wegen Chipkonstruk­ tionsdifferenzen eine Zeitlageverschiebung auftreten. Geht man von einem Haupttaktgeber aus, der beide Chips ansteuert, so puffert oder verstärkt jeder Chip den Takt in Anpassung an seine Takterfordernisse. Der gepuf­ ferte Takt ist der Kerntakt. Da die Anzahl von getakteten internen Strukturen (beispielsweise Flipflops) direkt die Pufferverzögerung be­ einflußt, sind die beiden internen Takte unvermeidbar leicht gegeneinan­ der verschoben. Eine Prozeßvariation verschlechtert die Zeitverschie­ bung. Eine Taktverschiebung wird typischerweise gemessen als maximale Taktpufferverzögerung des schlechtesten Falles (aller Chips) minus der minimalen Taktpufferverzögerung im besten Falle (oder Chips). Deshalb weist trotz guter Ausfluchtung jeder physisch getrennte integrierte Schaltkreis typischerweise eine Zeitlage auf, die etwas versetzt relativ zu der Norm der anderen Kopien identischer integrierter Schaltkreise ist.

Zur näheren Erläuterung wird auf die Diagramme in Fig. 10 bis 12 bezuggenommen.

Fig. 10 ist ein Wellenformdiagramm zur Darstellung der idea­ len Zeitlage für ein CAS-Impulssignal 21 und ein Abtastimpulssignal 23, das verwendet wird, um DRAM-Daten 22 abzutasten. Das CAS-Impulssignal 21 ist ein aktiv niedriges Signal, das in Reaktion auf die Anstiegsflanke eines CLK-Taktimpulssignals 20 angelegt wird, wobei eine geringfügige zeitliche Nacheilung infolge Ausbreitungsverzögerung vorliegt. Zu einem Zeitpunkt tVALID 24 nach Anlegen von CAS 21 werden die DRAM 22 stabil. Das Abtastimpulssignal 23 wird von dem Abtastchip in Reaktion auf das Abtaststeuersignal vom Steuerchip erzeugt. Das Abtaststeuersignal wird auf der Anstiegsflanke des CLK-Impulssignals 20 abgetastet, wobei das Abtastimpulssignal 23 mit einer Ausbreitungsverzögerungsnacheilung zum Zeitpunkt tSAMPLE 25 erzeugt wird. Das Abtaststeuersignal wird von dem Steuerchip erzeugt, und zwar einen Taktimpuls früher, als das Abtastim­ pulssignal 23 benötigt wird, um Zeit für den Durchlauf des Abtaststeuer­ signals zwischen den Chips zu lassen. Zum Zeitpunkt tSAMPLE 25 werden die Daten von den DRAM-Daten 22 mit der Anstiegsflanke des Abtastimpuls­ signals 23 während einer Periode gültiger Daten abgetastet.

Signifikante Zeitlageprobleme können infolge zweier unter­ schiedlicher Kombinationen von Prozeßvariation auftreten. Man betrachtet den Fall mit einem besten Abtastchip in Verbindung mit einem schlechte­ sten Steuerchip. Die DRAM-Steuersignale würden im Vergleich mit einem relativ schnellen Abtastimpuls langsam sein.

Fig. 11 ist ein Wellenformdiagramm zur Darstellung eines schnellen Abtastimpulssignals 23 zum Abtasten von DRAM-Daten 22. Da der Zeitpunkt tSAMPLE 25 vor dem Zeitpunkt tVALID 24 auftritt, sind die DRAM-Daten 22 noch nicht stabil, wenn die Anstiegsflanke des Abtastim­ pulssignals 25 die DRAM-Daten 22 abtastet, und deshalb werden ungültige Daten abgetastet.

Wenn ein schlechtester Abtastchip mit einem besten Steuerchip zusammenwirkt, kehrt sich das Problem um. Die DRAM-Steuersignale wären schnell im Vergleich mit einem relativ langsamen Abtastimpuls.

Fig. 12 ist ein Wellenformdiagramm und zeigt ein langsames Ab­ tastimpulssignal 23 zum Abtasten von DRAM-Daten 22. Da der Zeitpunkt tSAMPLE 25 lange nach dem Zeitpunkt tVALID 24 auftritt, haben die DRAM-Daten 22 sich bereits in einen ungültigen Zustand zurückverändert, und demgemäß tastet die Anstiegsflanke des Abtastimpulssignals 25 ungültige Daten ab. Die Abtastung von DRAM-Daten 22 während einer Periode ungülti­ ger Daten ist unbefriedigend, und das Problem nimmt mit höheren zeitli­ chen Anforderungen moderner DRAMs zu.

Aufgabe der Erfindung ist es, ein Computersystem und ein Ver­ fahren zum Betreiben einer Schaltung nach den Oberbegriffen der An­ spruchs 1 bzw. 7 zu schaffen, die die Arbeitsweise optimieren.

Diese Aufgabe wird gemäß dem kennzeichnenden Teil des An­ spruchs 1 bzw. 7 gelöst.

Durch eine programmierbare Kompensationseinrichtung zum Opti­ mieren des Verhaltens in einem DRAM-Speicherchipset werden Zeitlageab­ weichungen zwischen verschiedenen integrierten Schaltkreisen durch Mes­ sen der Arbeitungsgeschwindigkeiten der verschiedenen integrierten Schaltkreise und dann Verlangsamen der schnelleren Chips korrigiert, um sich an den langsamsten Chip in dem Satz integrierter Schaltkreise anzu­ passen. Demgemäß wird die Gesamtzugriffszeit zu dem DRAM minimiert. Fer­ ner wird es ermöglicht, multiple Zugriffe näher aneinander zu plazieren, und dadurch das Verhalten des Satzes von Chips optimiert.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand der Beschreibung sowie von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen nähert erläutert.

Fig. 1 zeigt ein Blockdiagramm eines Computersystems mit einer programmierbaren Kompensationseinrichtung.

Fig. 2 zeigt ein Blockdiagramm zur Darstellung der program­ mierbaren Kompensationseinrichtung der Fig. 1, implementiert in einem Computer-DRAM-Steuerchipsatz.

Fig. 3 zeigt ein schematisches Diagramm zur Darstellung einer bevorzugten Ausführungsform der Prozeßmonitore der Fig. 2.

Fig. 4 zeigt eine Verzögerungseinheit.

Fig. 5 zeigt eine Alternative zu der Ausführungsform nach Fig. 4.

Fig. 6 bis 9 sind Flußdiagramme zur Erläuterung des Betriebs­ ablaufs.

Fig. 10 bis 12 sind Zeitlageerläuterungsdiagramme.

Das Blockdiagramm von Fig. 1 zeigt ein Computersystem 30 mit einer DRAM-Steuereinheit 40 einschließlich einer programmierbaren Kom­ pensationseinrichtung 50 zum Optimieren des Verhaltens in dem Chipsatz der DRAM-Steuereinheit 40. Das Computersystem 30 umfaßt vorzugsweise ei­ ne zentrale Verarbeitungseinheit CPU 32, einen Videobildschirm 34, eine Kommunikationsschnittstelle 39, einen dynamischen Randomspeicher (DRAM) 44, einen Plattenspeicher 47, einen Festwertspeicher (ROM) 48, ein Dis­ kettenlaufwerk 49 und einen Cachespeicher 41. Jedes Element des Compu­ tersystems 30 ist vorzugsweise mit einem Eingang und einem Ausgang an einen gemeinsamen Systembus 46 angekoppelt. Der einzige Systembus 46, der dargestellt ist, verbindet alle Komponenten und kann in der Realität als einer oder mehrere unabhängige Systembusse realisiert werden, die direkt oder indirekt verbunden oder überbrückt sind, wie es für die Ma­ ximierung des Verhaltens erforderlich ist.

Gemäß Fig. 2 umfaßt die Kompensationseinrichtung 50 einen Steuerchip 54 und einen Abtastchip 56, die innerhalb des Chipsatzes ei­ ner ComputerDRAM-Steuereinheit 40 implementiert sind. Ein Steuerpro­ zeßmonitor 64 mißt die Arbeitsgeschwindigkeit des Steuerchips 54 und liefert die Messung an die Steuerkonfigurationslogik 66, die über Lei­ tung 67 mit CPU 32 kommuniziert. In ähnlicher Weise mißt ein Abtastpro­ zeßmonitor 80 die Arbeitsgeschwindigkeit des Abtastchips 56 und liefert die Messung an die Abtastkonfigurationslogik 70, die über Leitung 69 mit CPU 32 kommuniziert. Die CPU 32 erzeugt DRAM-Steuersignale für das Ein­ schreiben und Entnehmen von Daten bezüglich DRAM 44 einschließlich Spei­ cheradreßsignals (MA), eines Schreibentsperrsignals (WE), eines Zeilen­ adreßstrobosignals (RAS) und des Spaltenadreßstrobosignals (CAS). Die CPU-Datensignaleingangsleitungen 31 und Steuersignalausgangsleitung 33 sind Teil des Systembusses 46. Der Steuerchip 54 enthält eine Finitzu­ standssteuermaschine (FSM) 60, die in Reaktion auf das von der CPU 32 bereitgestellte Steuersignal ein Signal "preCAS" auf Leitung 61 erzeugt und auch ein Abtaststeuersignal auf Leitung 55 an den Abtastchip 50 überträgt. In der bevorzugten Ausführungsform kann die Arbeitsgeschwin­ digkeitsmessung erfolgen, wenn an das Computersystem zu Beginn Leistung angelegt wird, doch kann in anderen Ausführungsformen die Messung peri­ odisch vorgenommen werden. Der Steuerverzögerungsmodul 62 empfängt das Signal "preCAS" auf Leitung 61 von der Steuer-FSM 60 und erzeugt in Re­ aktion darauf mit einer variablen Verzögerung entsprechend der Erfindung ein Spaltenadreßstrobosignal "CAS" auf Leitung 68. Der DRAM 64 empfängt die angeforderte Speicheradresse und das Signal "CAS" auf Leitung 68 und bringt in Reaktion darauf gültige DRAM-Daten an seinen Ausgang auf Lei­ tungen 75, wodurch die DRAM-Daten einem Abtastregister 76 im Abtastchip 56 zugeführt werden.

Eine Finitzustandabtastmaschine (FSM) 72 im Abtastchip 56 emp­ fängt ein Abtaststeuersignal auf Leitung 55 von der Steuer-FSM 60 und erzeugt in Reaktion darauf ein Signal "preSample" auf Leitung 73, das dem Abtastverzögerungsmodul 74 zugeführt wird. In der bevorzugten Aus­ führungsform können die Arbeitsgeschwindigkeitsmessungen vorgenommen werden, wenn anfänglich Leistung dem Computersystem 30 zugeführt wird, doch können in anderen Ausführungsformen die Messungen periodisch ausge­ führt werden. Der Abtastverzögerungsmodul 74 empfängt das Signal "preSample" auf Leitung 73 von der Abtast-FSM 72 und erzeugt in Reaktion darauf ein Abtastsignal "Sample" auf Leitung 78 zu dem Takteingang des Abtastregisters 76. Das Signal "Sample" auf Leitung 78 kann variabel verzögert werden, um die DRAM-Steuereinheit 40 zu optimieren. Das Signal "Sample" auf Leitung 78 taktet die DRAM-Daten aus den Leitungen 75 in das Abtastregister 76 und heraus auf Datenleitungen 31, wodurch CPU 32 DRAM-Ausgangssignale empfängt und der Datenlesezyklus beendet wird.

Fig. 3 ist ein schematisches Diagramm zur Darstellung einer bevorzugten Ausführungsform sowohl für den Steuerprozeßmonitor 64 als auch für den Abtastprozeßmonitor 80 der Fig. 2. Ausführungsformen, die zu jener der Fig. 3 äquivalent sind, können alternativ die Prozeßmonito­ re realisieren. Da die Komponenten einer gegebenen integrierten Schal­ tung zusammen aus einem einzigen Siliciumchip hergestellt werden, haben die Komponenten alle ähnliche physikalische Eigenschaften. Demgemäß ist ein Testelement 94 vorgesehen, dessen Arbeitsgeschwindigkeit repräsenta­ tiv für die Arbeitsgeschwindigkeit des integrierten Wirtschaltkreises für die Berechnung einer Arbeitsgeschwindigkeit für den jeweiligen inte­ grierten Wirtschaltkreis ist. Beispielsweise kann das Testelement 94 ein Puffer oder ein anderes nicht-invertierendes digitales logisches Gatter mit relativ konstanter Ausbreitungszeit sein. Vorzugsweise verwendet je­ der integrierte Schaltkreis in dem Satz von Chips ähnliche elektronische Komponenten wie die Testelemente 94, und deshalb kann die Arbeitsge­ schwindigkeitsmessung jedes integrierten Schaltkreises direkt mit den Messungen der anderen integrierten Schaltkreise verglichen werden.

Der Ausgang des Testelements 94 wird in den Eingang des Inver­ ters 92 eingespeist, dessen Ausgang dann auf den Eingang des Testele­ ments 94 rückgekoppelt wird, um einen Ringoszillator zu bilden, welcher eine Serie von Ausgangsimpulsen mit fester Frequenz erzeugt. Die Oszil­ latorausgangsimpulsdauer ist proportional der Arbeitsgeschwindigkeit des Testelements 94. In der bevorzugten Ausführungsform werden die Oszilla­ torausgangsimpulse von einem Puffer 96 gepuffert, um Ladeprobleme zu verringern, und dann Zähler 98 zugeführt, wo sie während eines konstan­ ten Zeitintervalls gleich der Periode eines Taktsignals CLK 20 gezählt werden, da sie an den Rücksetzeingang des Zählers 98 angelegt wird. Der Ausgangswert des Zählers 98 repräsentiert die Arbeitsgeschwindigkeit des integrierten Wirtschaltkreises 54 oder 56 und wird der entsprechenden Konfigurationslogik 66 oder 70 zugeführt, die von der CPU 32 gelesen werden kann. Die CPU 32 greift auf die Konfigurationslogik in den Chips 54 und 56 über die Zugriffspfade 67 und 69 zu. Der Zugriffspfad kann so realisiert werden, daß die CPU 32 direkt mit jedem Chip kommuniziert oder indirekt über einen einzelnen Chip. Eine mögliche Ausführungsform kann eine Verbindung zwischen Steuerchip 54 und Abtastchip 56 haben, wo­ durch Konfigurationsdaten zuerst vom Steuerchip 54 zum Abtastchip 56 ge­ langen und dann zur CPU 32 über Datenleitungen 31.

Fig. 4 ist ein schematisches Diagramm zur Darstellung der be­ vorzugten Ausführungsform für den Steuerverzögerungsmodul 62 und Abtast­ verzögerungsmodul 74 der Fig. 2. Alternative Ausführungsformen, die von Fig. 4 abweichen, können in äquivalenter Weise verwendet werden, um Ver­ zögerungsmodule zu implementieren. Der Verzögerungsmodul nach Fig. 4 wird unter Verwendung einer Serie von Multiplexern 112, 114, 116, 118 und 199 realisiert, welche jeweils einen Eingangsanschluß A, einen Ein­ gangsanschluß B, einen Wähleingang S für das Wählen von entweder Ein­ gang A oder Eingang B als aktiver Eingang und einen Ausgang aufweisen. In der bevorzugten Ausführungsform ist eine Verzögerungsmoduleingangs­ leitung 61 oder 73 mit Eingang B jedes Multiplexers in Serie verbunden. Im Steuerchip 54 empfängt die Moduleingangsleitung 61 das Signal "preCAS" von der Steuer-FSM 60. Im Abtastchip 56 empfängt die Moduleingangs­ leitung 73 das Signal "preSample" von Abtast-FSM 72. Jeder MUX-Ausgang wird dem benachbarten stromabliegenden MUX-Eingang A zugeführt, ausge­ nommen MUX 112, dessen Ausgang der Verzögerungsmodulausgang ist. Der Steuerverzögerungsmodul 62 liefert das Signal "CAS" auf Ausgangsleitung 68 zur DRAM 44, und der Abtastverzögerungsmodul 74 liefert das Abtastsi­ gnal auf Ausgangsleitung 78 an das Abtastregister 76. Der Wähleingang S jedes Multiplexers ist mit der Konfigurationslogik verbunden, die von CPU 32 gesteuert wird, wodurch eine variable Anzahl von MUX-Elementen, die abhängig von der Kombination von ausgewählten Eingangswerten S das Moduleingangssignal verzögern kann.

Ferner kann die Anzahl von Multiplexerelementen MUX in der Se­ rie abhängig von der maximalen Größe der potentiell gewünschten Verzöge­ rung variiert werden. Beispielsweise kann die Ausführungsform nach Fig. 8 ausgedehnt werden, indem ein zusätzliches Element MUX mit seinem Aus­ gang an die Eingangsklemme A von MUX 119 gelegt wird und die Verzöge­ rungsmoduleingangsleitung mit dem Eingang B des zusätzlichen MUX-Ele­ ments verbunden wird und eine Konfigurationslogikleitung mit dem Ein­ gangswählanschluß S verbunden wird.

Fig. 5 ist ein schematisches Diagramm zur Darstellung einer alternativen Konfiguration für die einzelnen Multiplexer (MUX) der Fig. 4. Bei digitalen Logikgattern wie jenen der Multiplexer nach Fig. 4 ha­ ben infolge der Gatterarchitektur digitale Niedrig/Hoch-Übergänge oft unterschiedliche Geschwindigkeiten gegenüber digitalen Hoch/Niedrig­ übergängen, was die sich ausbreitenden Wellenformen verzerren kann. Um dieses Problem zu beseitigen, wird der Ausgang eines gegebenen Verzöge­ rungselements durch ein identisches zweites Verzögerungselement inver­ tiert, welche beide Rücken an Rücken verbunden sind. Dadurch wird jede Eingangssignalflanke sowohl einem Hoch/Niedrig- als auch einem Niedrig- Hoch-Übergang unterworfen, was die Verzerrung wirksam auslöscht. Fig. 5 zeigt eine Alternative zu den nicht invertierenden MUX-Elementen 112, 114, 116, 118, 119, die mit invertierendem MUX 122 realisiert werden, dessen Ausgang sowohl an Eingang A als auch an Eingang B des invertie­ renden MUX 124 angelegt wird. Zusätzliche weitere invertierende Elemente (in geraden Anzahlen), in Serie mit MUX 124 geschaltet, könnten die Ba­ siskonfiguration der Fig. 5 erstrecken, um den inkrementalen Verzöge­ rungswert zu erhöhen.

Fig. 6 ist ein Flußdiagramm, das die grundsätzlichen Schritte für das Optimieren des Verhaltens eines Satzes von integrierten Schalt­ kreischips entsprechend der vorliegenden Erfindung wiedergibt. Im Schritt 130 wird eine Arbeitsgeschwindigkeit für jeden integrierten Schaltkreis in dem Satz von CPU 32 berechnet, welche die Prozeßmonitore 64 und 80 (Fig. 6) ausliest, wie in dem Flußdiagramm der Fig. 7 detail­ liert wiedergegeben. Im Schritt 132 vergleicht die CPU 32 die berechnete Arbeitsgeschwindigkeit aller integrierten Schaltkreise in dem Satz von Chips, um den langsamten integrierten Schaltkreis zu identifizieren, wie in Fig. 8 detailliert wiedergegeben. Im Schritt 134 justiert CPU 32 se­ lektiv die Verzögerungsmodule und justiert dadurch Verzögerungen, welche die Arbeitsgeschwindigkeit anderer integrierter Schaltkreise verlang­ samt, um sie an den langsamsten integrierten Schaltkreis in dem Satz an­ zupassen, wie in Fig. 9 detailliert wiedergegeben.

Fig. 7 ist ein Flußdiagramm, das den Schritt 132 des Flußdia­ gramms nach Fig. 6 für die Berechnung der Arbeitsgeschwindigkeit jedes integrierten Schaltkreises in einem Satz von Chips näher ausführt. Der Schritt 140 identifiziert ein Testelement 94 (Fig. 3), vorzugsweise in­ nerhalb jedes integrierten Schaltkreises zur Verwendung beim Berechnen ihrer entsprechenden Arbeitsgeschwindigkeiten. Da die Komponenten eines gegebenen integrierten Schaltkreises sämtlich aus einem einzigen Silici­ umchip hergestellt werden, haben sie alle sehr ähnliche physikalische Eigenschaften, und demgemäß ist die Arbeitsgeschwindigkeit des Testele­ ments 94 repräsentativ für die Arbeitsgeschwindigkeit des integrierten Wirtschaltkreises. Die bevorzugte Ausführungsform verwendet denselben Typ von Testelement 94 in jedem integrierten Schaltkreis, der innerhalb eines Satzes von Chips gemessen wird.

Der Schritt 142 justiert die Verzögerungsperiode in jedem Testelement 94 auf gleich oder mehr als die Minimalauflösung der Ar­ beitsgeschwindigkeitsmeßschaltung. Die Ausbreitungsverzögerung eines ty­ pischen digitalen Logikgatters ist relativ kurz und kann mit Vorteil vergrößert werden, um einen leichter meßbaren Wert zu erzeugen.

Die bevorzugte Ausführungsform (Fig. 3) bildet einen Ringos­ zillator, bei dem der Ausgang des Testelements 94 dem Eingang des Inver­ ters 92 zugeführt wird, dessen Ausgang seinerseits dem Eingang des Test­ elements 94 zugeführt wird. Der Ringoszillator erzeugt demgemäß eine An­ zahl von Ausgangsimpulsen mit Dauern, die proportional sind der Ausbrei­ tungsverzögerung des Testelements 94 und auch der des Inverters 92.

Der Schritt 144 tastet die Verzögerungsperiode jedes Testele­ ments 94 ab und hält sie, um stabile Arbeitsgeschwindigkeitswerte für jeden integrierten Schaltkreis in dem Satz von Chips bereitzustellen. In der bevorzugten Ausführungsform werden die Ausgangsimpulse des Ringsos­ zillators von einem Zähler 98 gezählt, der durch ein Taktsignal CLK 20 zu einem konstanten Zeitintervall rückgesetzt wird, um einen stabilen repräsentativen Arbeitsgeschwindigkeitswert für jeden integrierten Schaltkreis in dem Satz von Chips zu erzeugen. In der bevorzugten Aus­ führungsform kann die CPU 32 die Arbeitsgeschwindigkeitswerte in inter­ nen Registern halten, jedoch könnten in anderen Ausführungsformen die Arbeitsgeschwindigkeitswerte in verschiedenen anderen Typen von Spei­ cherkomponenten abgelegt werden.

Fig. 8 ist ein Flußdiagramm, das den Schritt 132 des Diagramms nach Fig. 6 in Einzelheiten wiedergibt. Hier werden die Arbeitsgeschwin­ digkeiten der integrierten Schaltkreise in einem Satz von Chips mitein­ ander verglichen. Die Verfahrensschritte der Fig. 8 und 9 werden vor­ zugsweise von der CPU 32 (Fig. 2) in Reaktion auf Software-Programmie­ rung ausgeführt, doch könnten die Schritte alternativ auch von eigener System-Hardware realisiert werden. Schritt 150 nimmt Zugriff auf jede der Arbeitsgeschwindigkeiten, die für integrierten Schaltkreise in einem Satz von Chips berechnet wurden. Schritt 152 vergleicht die berechneten Arbeitsgeschwindigkeiten, um einen langsamsten integrierten Schaltkreis zu identifizieren, der am langsamsten von allen integrierten Schaltkrei­ sen in dem Satz von Chips arbeitet. Im Schritt 154 wird für jeden ver­ glichenen integrierten Schaltkreis ein Delta-Wert berechnet. Der Delta- Wert eines gegebenen integrierten Schaltkreises ist die Differenz zwi­ schen der berechneten Arbeitsgeschwindigkeit dieses Schaltkreises und der berechneten Arbeitsgeschwindigkeit des langsamsten integrierten Schaltkreises.

Fig. 9 ist ein Flußdiagramm, das den Schritt 134 aus dem Dia­ gramm nach Fig. 6 weiter detailliert, in welchem die Arbeitsgeschwindig­ keiten der integrierten Schaltkreise in einem Satz von Chips eingestellt werden. Im Schritt 160 werden die Delta-Werte aus Fig. 8 für jeden inte­ grierten Schaltkreis durch die CPU 32 in entsprechende Kompensationsver­ zögerungsfaktoren umgesetzt. Delta-Werte können in Kompensationsverzöge­ rungsfaktoren umgesetzt werden, wobei man eine Mehrzahl von Verfahren anwenden kann. Beispielsweise können die berechneten Delta-Werte auf ei­ ne vorausberechnete, empirisch abgeleitete Umsetztabelle bezogen werden, um die entsprechenden Kompensationsverzögerungsfaktoren zu bestimmen. Eine Umsetztabelle kann effizient einzelne Zeitlageeigenschaften von un­ terschiedlichen integrierten Schaltkreisarchitekturen mit den berechne­ ten Delta-Werten kombinieren, um genauere Kompensationsverzögerungsfaktoren abzuleiten. Je nach dem Typ der inte­ grierten Schaltkreise in dem Satz von Chips und ihren Anwendungen kann die Erfindung auch einen Schwellen-Delta-Wert vorgeben, unter welchem kein Kompensationsverzögerungsfaktor berechnet wird. Schließlich legt im Schritt 162 die CPU 32 die jeweiligen Kompensationsverzögerungsfaktoren an die Verzögerungsmodule in den entsprechenden integrierten Schaltkrei­ sen an, um das Verhalten des Satzes von Chips zu optimieren.

Die programmierbare Kompensationseinrichtung kann auch in ei­ ner anderen Einrichtung als in einer DRAM-Steuereinheit realisiert wer­ den. Darüberhinaus kann die Kompensationseinrichtung verwendet werden, um das Verhalten in Sätzen von Chips zu optimieren, die mehr als zwei integrierte Schaltkreise aufweisen.

Claims (10)

1. Computersystem (30), umfassend eine zentrale Prozessorein­ heit (CPU) (32) zur Steuerung des Computersystems und einen mit der zen­ tralen Prozessoreinheit gekoppelten Chipsatz (54, 56) mit einer Mehr­ zahl integrierter Schaltkreise, dadurch gekennzeichnet, daß eine Kompen­ sationseinrichtung (50) mit den integrierten Schaltkreisen gekoppelt ist, die Prozeßmonitore (64, 80) zum Messen der Arbeitsgeschwindigkeit der integrierten Schaltkreise, Bewertungsmittel zum Vergleichen der Ar­ beitsgeschwindigkeiten und Identifizieren des langsamsten integrierten Schaltkreises und Verzögerungsmodule (62, 74) zum Verlangsamen der übri­ gen integrierten Schaltkreise zur Anpassung an den langsamsten inte­ grierten Schaltkreis umfaßt.

2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Prozeßmonitore einen Generator (92, 94) für Ausgangsimpulse, deren Dauer proportional der Arbeitsgeschwindigkeit des jeweiligen integrier­ ten Schaltkreises ist, und eine Meßeinrichtung mit einem Zähler (98) für die Ausgangsimpulse während eines konstanten Zeitintervalls zum Ab­ leiten eines für die Arbeitsgeschwindigkeit repräsentativen Wertes um­ fassen.

3. Computersystem nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß in jedem der integrierten Schaltkreise ein Prozeßmonitor (64, 80), Bewertungsmittel und ein Verzögerungsmodul (62, 74) vorgesehen sind.

4. Computersystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verzögerungsmodule eine Serie von Verzögerungs­ elementen (112 bis 119) umfassen, die selektiv konfigurierbar sind, um veränderbare Verzögerungen bereitzustellen.

5. Computersystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zentrale Prozessoreinheit (32) ein Software-Pro­ gramm zur Steuerung der Bewertungsmittel und des Verzögerungsmoduls um­ faßt.

6. Computersystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Kompensationseinrichtung Teil einer Steuerein­ heit (40) für einen dynamischen Random-Speicher ist.

7. Verfahren zum Betreiben einer mehrere physisch getrennte, zusammenwirkende integrierte Schaltkreise umfassenden Schaltung, gekenn­ zeichnet durch

• (a) Berechnen der Arbeitsgeschwindigkeiten der einzelnen Schaltkreise,
• (b) Vergleichen der berechneten Arbeitsgeschwindigkeiten,
• (c) Identifizieren des langsamsten Schaltkreises,
• (d) Verlangsamen der übrigen Schaltkreise in Anpassung an die Arbeitsgeschwindigkeit des langsamsten Schaltkreises.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt (a) umfaßt:

• (a1) Erzeugen einer Serie von Ausgangsimpulsen mit einer der Arbeitsgeschwindigkeit des betreffenden Schaltkreises proportionalen Dauer,
• (a2) Zählen der Ausgangsimpulse während eines konstanten Zeit­ intervalls, so daß der Zählstand repräsentativ für die Arbeitsgeschwin­ digkeit ist.

9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß im Schritt (d) Verzögerungsmodule mit einer Reihe selektiv konfigu­ rierbarer Verzögerungselemente für veränderbare Verzögerungen verwendet werden.

10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge­ kennzeichnet, daß Schritt (d) ferner ein

• (d1) Berechnen eines Delta-Wertes für jeden Schaltkreis als Differenz zwischen seiner Arbeitsgeschwindigkeit und der des langsamsten Schaltkreises, und ein
• (d2) Umsetzen der Delta-Werte in entsprechende Kompensations­ verzögerungsfaktoren für den betreffenden Schaltkreis umfaßt.