DE4022149A1 - Halbleiterspeichereinrichtung und betriebsverfahren fuer diese - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und insbesondere auf eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldern, auf die Bit für Bit zugegriffen werden kann. Genauer gesagt bezieht sich die Erfindung auf einen Multiport-Speicher, der für die Bilddatenverarbeitung benutzt wird und einen Speicher-Port für wahlfreien Zugriff, über den direkt zugegriffen werden kann, und einen seriellen Speicher-Port, über den nur seriell zugegriffen werden kann, aufweist.

Im Bereich der Bildinformationsverarbeitung und ähnlichem wird die verarbeitete oder die zu verarbeitende Information auf einem Monitor angezeigt. In diesem Fall wird häufig ein Bildwiederholspeicher genannter Speicher benutzt, um die Bildinformation von einem Bild zu speichern. Falls ein normaler dynamischer Speicher mit wahlfreiem Zugriff (DRAM) als Bildwiederholspeicher benutzt wird, müssen während der Anzeigeperiode Daten kontinuierlich aus dem DRAM gelesen werden, um Bildsignale zu erzeugen, die auf dem Monitorschirm angezeigt werden sollen.

In einem herkömmlichen DRAM ist ein Speicherzyklus als Lese- oder Schreibzyklus definiert. Während der Anzeigeperiode kann daher eine arithmetische Verarbeitungseinheit (CPU), die mit den Bilddaten arithmetische Operationen ausführt, nicht auf den DRAM zugreifen. Damit ist der Zugriff der CPU auf den Bildwiederholspeicher auf die von der Anzeigeperiode verschiedene horizontale oder vertikale Austastperiode beschränkt. Folglich wird die Wartezeit der CPU erhöht und die Ausführung des Programmes langsamer.

Um einen derartigen Nachteil eines in einem Bildwiederholspeicher benutzten herkömmlichen DRAM zu überwinden, ist mittlerweile ein sogenannter Dual-Port-RAM als Video-RAM zur Bildverarbeitung weit verbreitet.

Der Dual-Port-RAM weist einen Ein/Ausgabe-Port, über den die CPU wahlfrei zugreifen kann, und einen seriellen Ein/Ausgabe-Port auf, um unter der Steuerung durch eine Monitorsteuerbaustein (CRT- Controller) darzustellenden Daten seriell auszulesen und dem Monitor zuzuführen. Wenn in einem Dual-Port-RAM die Daten von einer Zeile (entsprechend den Daten für eine horizontale Abtastung) von einem RAM-Port (einem Speicherbereich, auf den wahlfrei zugegriffen werden kann) an einen SAM-Port (einem Speicherbereich, auf den nur seriell zugegriffen werden kann) übertragen werden, werden die darzustellenden Daten während der Anzeigeperiode vom SAM-Port gelesen, während die CPU auf den RAM-Port zugreifen kann. Dies vermindert die Wartezeit der CPU und führt zu einer Erhöhung der Programmausführungsgeschwindigkeit. Vom SAM-Port werden die übertragenen Daten einer Zeile seriell ausgelesen, so daß die Zugriffszeit des SAM-Ports auf etwa ¼ oder ¹/₅ von derjenigen des RAM- Ports vermindert werden kann, wodurch eine Darstellung von Bildern mit großer Geschwindigkeit erfolgen kann.

Fig. 1 zeigt schematisch den gesamten Aufbau eines herkömmlichen Dual-Port-RAM mit 256 kWort · 4 Bit-Struktur. Bezüglich der Fig. 1 umfaßt der herkömmliche Dual-Port-RAM vier Speicherzellenfelder 100a, 100b, 100c und 100d. Obwohl nicht explizit dargestellt, umfaßt jedes der Speicherzellenfelder 100a bis 100d eine Mehrzahl von Speicherzellen (z. B. 256 kBit), die in Form einer Matrix aus M Zeilen · N Spalten (z. B. 512 Zeilen · 512 Spalten) angeordnet sind.

Es sind ein Adreßpuffer 1 zum Empfangen von extern angelegten Adreßsignalen A0 bis A8 für die Erzeugung von internen Adreßsignalen, um wahlfrei auf die Speicherzellenfelder 100a bis 100d zuzugreifen, entsprechend jedem Speicherzellenfeld 100a bis 100d geschaffene Zeilendekoder 5a, 5b, 5c und 5d, die von internen Zeilenadreßsignalen vom Zeilenadreßpuffer 1 abhängig sind, um die entsprechenden Zeilen der Speicherzellenfelder auszuwählen, entsprechend jedem Speicherzellenfeld 100a bis 100d geschaffene Spaltendekoder 6a, 6b, 6c und 6d, die von internen Spaltenadreßsignalen vom Adreßpuffer 1 abhängig sind, um Signale zum Auswählen entsprechender Spalten (Bitleitungen) der Speicherzellenfelder zu erzeugen, und entsprechend jedem Speicherzellenfeld 100a bis 100d geschaffene I/O-Gatter 7a, 7b, 7c und 7d, die von Spaltenauswahlsignalen von den entsprechenden Spaltendekodern abhängig sind, um die ausgewählten Spalten der entsprechenden Speicherzellenfelder mit einem RAM-Ein/Ausgangspuffer 2 zu verbinden, gebildet.

Der RAM-Ein/Ausgangspuffer 2 ist mit Datenein/ausgabeanschlüssen DQa, DQb, DQc und DQd verbunden. Der Adreßpuffer 1 empfängt zeitlich aufeinanderfolgend externe Zeilen- und Spaltenadreßsignale und erzeugt interne Zeilen- und Spaltenadreßsignale zu vorbestimmten Taktzyklen. Im Schreibmodus puffert der RAM-Ein/Ausgangspuffer 2 an die Datenein/ausgangsanschlüsse DQa bis DQd angelegte Daten und legt diese an die I/O-Gatter 7a bis 7d an. Im Datenlesemodus puffert der RAM-Ein/Ausgangspuffer 2 über die I/O-Gatter 7a bis 7d übertragenen Datensignale und führt diese jeweils den Datenein/ ausgangsanschlüssen DQa bis DQd zu. Die Halbleiterspeichereinrichtung mit dem in Fig. 1 gezeigten Aufbau kann nämlich Daten zu jeweils 4 Bit ein- und ausgeben und die Speicherzellenfelder 100a bis 100d speichern jeweils ein Bit der Datenbits.

Um einen seriellen Zugriff zu ermöglichen, umfaßt die Halbleiterspeichereinrichtung ferner Datenregister Qa, Qb, Qc und Qd, die entsprechend den Speicherzellenfeldern 100a bis 100d gebildet sind und eine Speicherkapazität aufweisen, die ausreicht, Daten (N Bits) von einer Zeile des entsprechenden Speicherzellenfeldes zu speichern, zwischen den Speicherzellenfeldern und den Datenregistern gebildete Transfergatter 8a, 8b, 8c und 8d, die jeweils Datenübertragungspfade zwischen den entsprechenden Speicherzellenfeldern und den Datenregistern schaffen, Selektoren 11a und 11b, die für zwei Datenregister gemeinsam gebildet sind und von einem Auswahltaktsignal von einem Zeiger 15 abhängen, um ein Signal für die Auswahl eines entsprechenden Bits der Datenregister zu erzeugen, und entsprechend jedem der Datenregister 9a bis 9d gebildete SAM- I/O-Gatter 10a, 10b, 10c und 10d, die von den Bitauswahlsignalen von den Selektoren 11a und 11b abhängig sind, um die ausgewählten Bits der entsprechenden Datenregister mit einem SAM-Ein/Ausgangspuffer 3 zu verbinden.

Der Zeiger 15 erzeugt in Abhängigkeit von internen Spaltenadreßsignalen vom Adreßpuffer 1 und von Taktsignalen von einem Taktgenerator 4 Signale zum aufeinanderfolgenden und seriellen Auswählen von Bits der Datenregister aus den entsprechenden Spalten der Datenregister 9a bis 9d, um diese an die Selektoren 11a und 11b anzulegen. Der SAM-Ein/Ausgangspuffer 3 ist mit den Datenein/ ausgangsanschlüssen SQa, SQb, SQc und SQd verbunden. Der SAM-Ein/ Ausgangspuffer 3 gibt vier Datenbits parallel aus oder liest vier Datenbits parallel ein. Daher stellt jedes der SAM-I/O-Gatter 10a bis 10d einen Pfad zum Ein/Ausgehen eines jeden Bits der seriellen Daten einzeln nacheinander bereit. Das Bezugszeichen 200 bezeichnet einen Halbleiter-Chip.

Um die interne Betriebstaktung der Halbleiterspeichereinrichtung zu definieren ist ein Taktgenerator 4 gebildet, der die Signale , , , , SC und empfängt und verschiedene interne Taktsignale erzeugt. Das Signal stellt ein Signal für eine Taktung dar, um Zeilenadreßsignale in die Einrichtung zu übernehmen und die Betriebstaktung einer Zeilenauswahlschaltung zu definieren. Das Signal stellt ein Signal für eine Taktung dar, um Spaltenadreßsignale in die Einrichtung zu übernehmen und die Betriebstaktung einer Spaltenauswahlschaltung in dieser Einrichtung zu definieren. Das Signal stellt ein Signal für die Taktung des Datentransfers zwischen den Speicherzellenfeldern 100a bis 100d und den entsprechenden Datenregistern 9a bis 9d dar, das in der Halbleiterspeichereinrichtung auch als Ausgabeaktivierungssignal benutzt wird.

Das Signal dient dazu, die Halbleiterspeichereinrichtung in den Schreibmodus zu versetzen. Das Signal aktiviert den SAM-Port, um seriellen Datenzugriff zu ermöglichen. Das Signal SC stellt eine Ein/Ausgabetaktung der Daten am SAM-Port zur Verfügung und bewirkt insbesondere eine Taktung der seriellen Auswahloperation durch die Selektoren 11a und 11b. Der Zeiger 15 nämlich auf der Basis des Spaltenadreßsignales vom Adreßpuffer 1 die Bitposition des zuerst ausgewählten Datenregisters fest und wählt Bits des Datenregisters, beginnend mit der festgelegten Bitposition, durch eine bitweise Verschiebung in Abhängigkeit vom Signal SC aus. Der Zeiger 15 und die Selektoren 11a und 11b können nämlich als ein Schieberegister betrachtet werden und das Signal SC bewirkt eine Taktung der Verschiebung in den Schieberegistern. Im folgenden wird der Betrieb beschrieben.

Die Ein- und Ausgabe von Daten am RAM-Port erfolgt in derselben Weise wie bei einem herkömmlichen DRAM. Die Adreßsignale A0 bis A8 werden nämlich zeitlich gemultiplext, um an den Adreßpuffer 1 angelegt zu werden. Die an den Adreßpuffer 1 angelegten Adreßsignale werden in Abhängigkeit von den Signalen und von den Zeilendekodern 5a bis 5d bzw. den Spaltendekodern 6a bis 6d dekodiert. Folglich wird eine 1 Bit-Speicherzelle in jedem Speicherzellenfeld 100a bis 100d ausgewählt. Die Festlegung des Datenschreibens erfolgt durch Setzen des Steuersignales auf den "L"-Pegel, während eine Datenleseoperation durch Setzen des Steuersignales auf den "L"-Pegel erfolgt. Bei einer Datenschreiboperation werden die an die Datenein/ausgangsanschlüsse DQa bis DQd angelegten Daten über den Ein/Ausgangspuffer 2 in interne Daten konvertiert und anschließend über die I/O-Gatter 7a bis 7d in den jeweils ausgewählten Speicherzellen gespeichert. Beim Datenlesen werden die Daten der ausgewählten Speicherzellen über die I/O-Gatter 7a bis 7d an den Ein/Ausgangspuffer 2 angelegt und die internen Datensignale in entsprechende Ausgangsdatensignale konvertiert, um an die Datenein/ausgangsanschlüsse DQa bis DQd angelegt zu werden.

Nun wird die Datenein/ausgabeoperation am SAM-Port beschrieben.

Das Lesen von Daten vom SAM-Port wird unter der Steuerung der Adreßsignale A0 bis A8 und der Signale , , und ebenfalls von den Zeilenadreßsignalen ausgeführt, die die Daten von einer Zeile der Speicherzellenfelder 100a bis 100d zu den entsprechenden Datenregistern 9a bis 9d übertragen. Hierbei wird das in Abhängigkeit vom Signal abgetastete Spaltensignal in den Zeiger 15 geladen. Die vom Spaltenadreßsignal, das in den Zeiger 15 geladen worden ist, festgelegten Bits (ein Bit von jedem der Speicherzellenfelder 100a bis 100d, insgesamt also vier Bits) sind die ersten von den Registern 9a bis 9d an den SAM-Ein/ Ausgangspuffer 3 zu übertragenden Bits.

Wenn nun das Signal SC (Serial Control=serielle Steuerung) umgeschaltet wird, erhöht sich durch die Steuerung über den Taktgenerator 4 der Inhalt des Zeigers 15 und die Inhalte in den Datenregistern 9a bis 9d werden über die Selektoren 11a und 11b nacheinander bitweise an den SAM-Ein/Ausgangspuffer 3 übertragen.

Das Datenschreiben in den SAM-Speicherbereich verläuft umgekehrt zur oben beschriebenen Leseoperation. Jedesmal wenn das Steuersignal SC den "H"-Pegel erreicht, werden die an den SAM-Ein/Ausgangspuffer 3 angelegten 4Bit-Daten nacheinander in die Datenregister 9a bis 9d eingeschrieben. Nachdem die Daten einer Zeile in jedes der Datenregister 9a bis 9d eingeschrieben worden sind, werden durch Öffnen der Transfergatter 8a bis 8d durch die Signale , , und die Daten der entsprechenden Datenregister in die durch die Zeilenadreßsignale A0 bis A8 festgelegten Zeilen der Speicherzellenfelder 100a bis 100d geschrieben. Der Betriebsmodus am SAM-Port, d. h., Lesen oder Schreiben, wird durch die Richtung der zuletzt ausgeführten internen Übertragung festgelegt.

Die interne Übertragungsoperation wird unter Bezugnahme auf die Fig. 2 und 3, die Signaldiagramme für diese Operation zeigen, kurz beschrieben.

Unter Bezugnahme auf die Fig. 2 wird ein Lesetransferzyklus, d. h., eine Datenübertragung vom RAM-Port zum SAM-Port, beschrieben. Bei einem Datenlesezyklus, bei dem das Signal auf dem "L"-Pegel liegt, wird das Signal auf den "H"-Pegel und das Signal auf einen willkürlichen Zustand gesetzt, wobei das Signal aktiv, d. h. auf dem "L"-Pegel ist. Nach der Vervollständigung des Datenlesens in den Speicherzellenfeldern 100a bis 100d, d. h., nachdem die Daten der mit der ausgewählten Zeile in den Speicherzellenfeldern 100a bis 100d verbundenen Speicherzellen an die Bitleitungen (Spalten) übertragen worden sind und sich eingestellt haben, werden die Transfergatter 8a bis 8d in Abhängigkeit vom Anstieg des Signales geöffnet und die Daten an die Datenregister 9a bis 9d übertragen, um in diesen verriegelt zu werden.

Für die Daten einer an die Datenregister 9a bis 9d übertragenen Zeile wird das vom Adreßpuffer 1 in Abhängigkeit vom Signal abgetastete Spaltenadreßsignal in den Zeiger 15 geladen und legt das erste über die Selektoren 11a und 11b an den SAM-Ein/Ausgangspuffer 3 auszugebende Bit der Datenregister 9a bis 9d fest.

Das Datenlesen aus dem SAM-Ein/Ausgangspuffer wird im allgemeinen nach der Vervollständigung des Datentransfers an die Datenregister 9a bis 9d in Abhängigkeit von den Steuersignalen SC, ausgeführt. Folglich werden Daten mit einem in den jeweiligen Speicherzellenfeldern 100a bis 100d ausgewählten Bits (insgesamt also vier Bits) von den Ein/Ausgangsanschlüssen SQa bis SQd in Abhängigkeit vom Steuersignal SC gelesen.

Unter Bezugnahme auf die Fig. 3 wird nun eine Schreibtransferzyklusoperation beschrieben, bei dem Daten vom SAM-Port zum RAM- Port übertragen werden. Entsprechend derselben Taktung wie beim Lesetransferzyklus werden die Signale und auf den "L"- Pegel gesetzt, wobei das Signal aktiv, d. h., auf dem "L"-Pegel, ist, falls das Signal auf den "L"-Pegel gesetzt worden ist. Die Transfergatter 8a bis 8d werden in Abhängigkeit vom Anstieg des Signales geöffnet und die in die Datenregister 9a bis 9d eingeschriebenen Inhalte werden gleichzeitig an die ausgewählten Zeilen der Speicherzellenfelder 100a bis 100d übertragen. Der Schreibtransferzyklus wird im allgemeinen ausgeführt, nachdem das Datenschreiben in die Datenregister 9a bis 9d vom SAM-Ein/Ausgangspuffer 3 vervollständigt ist.

Beim Schreibtransferzyklus wird ein Pseudoschreibtransferzyklus (maskiertes Schreiben) ausgeführt, wenn das Signal den aktiven "L"-Pegel erreicht und das Signal sich auf dem "H"-Pegel befindet. Beim Pseudoschreibtransferzyklus bleiben die Transfergatter 8a bis 8d geschlossen und es wird kein Datentransfer von den Datenregistern 9a bis 9d zu den Speicherzellenfeldern 100a bis 100d ausgeführt. Der Pseudoschreibtransferzyklus wird einfach deswegen ausgeführt, um den SAM-Port vom Ausgabemodus zum Eingabemodus umzuschalten, da der Betriebsmodus des SAM-Ports durch den beim letzten Zyklus ausgeführten internen Transferzyklus definiert ist.

Falls sich das Signal auf dem "H"-Pegel befindet, wird der SAM- Ein/Ausgangspuffer nicht aktiviert, so daß kein Datenschreiben in die Datenregister 9a bis 9d ausgeführt wird.

Wie oben beschrieben worden ist, sind bei einer herkömmlichen Halbleiterspeichereinrichtung Register zum Speichern von Speicherzellendaten einer Zeile entsprechend den Speicherzellenfeldern gebildet und der Austausch zwischen dem Speicherzellenfeld und externen Einrichtungen erfolgt über die Datenregister, um so die Geschwindigkeit beim Lesen oder Schreiben von Daten zu erhöhen.

Beim herkömmlichen Aufbau sind die Datenregister und die Speicherzellenfelder jedoch eins zu eins gebildet. Zum Beispiel kann das Datenregister Qa nur Daten des Speicherzellenfeldes 100a übertragen und ein Datentransfer zu anderen Speicherzellenfeldern ist unmöglich. Die Entsprechung zwischen den Speicherzellenfeldern, den SAM-Datenein/ausgabeanschlüssen SQa bis SQd und der RAM-Datenein/ ausgabeanschlüssen DQa bis DQd ist nämlich fest vorgegeben.

Falls ein Bit aus jedem der Speicherzellenfelder 100a bis 100d, d. h., insgesamt vier Bits, ein Pixel bilden und die Farbe oder Helligkeit bzw. Graustufe des dargestellten Bildes geändert werden soll, müssen die Pixeldaten daher unter Verwendung einer externen Anordnung geändert (neu angeordnet) werden. Damit wird der Aufbau der Einrichtung zum Ändern der Farbe oder der Helligkeit bzw. Graustufe kompliziert. Dies verhindert eine flexible Änderung der Farbe oder Helligkeit bzw. Graustufe.

Es wird nun angenommen, daß bei der Bildverarbeitung drei Speicherzellenfelder jeweils den Farben R (Rot), G (Grün) und B (Blau) entsprechen und das verbleibende Speicherzellenfeld unbenutzt oder als Arbeitsbereich dient. Falls der rot dargestellte Bereich in grün dargestellt und die Form des rot dargestellten Bereiches geändert werden soll, müssen die Daten des der Farbe Rot entsprechenden Speicherzellenfeldes zum der Farbe Grün entsprechenden Feld übertragen werden, während die Daten des der Farbe Rot entsprechenden Speicherzellenfeldes neu geschrieben werden müssen.

Bei einer herkömmlichen Halbleiterspeichereinrichtung kann die Datenübertragung zwischen den Speicherzellenfeldern nicht direkt ausgeführt werden und die Daten müssen einmal vom Datenregister nach außen ausgelesen und in einem Puffer z. B. zur Bearbeitung gespeichert werden, während die Rotinformation vom Pufferspeicher in das gewünschte Speicherzellenfeld, das der Farbe Grün entspricht, eingeschrieben werden muß. Entsprechend kann der Datenaustausch zwischen den Speicherzellenfeldern nicht mit hoher Geschwindigkeit ausgeführt werden, und folglich kann die gewünschte Bildverarbeitung nicht mit hoher Geschwindigkeit ausgeführt werden.

Ein Beispiel des Aufbaus zum seriellen Lesen von Daten vom SAM-Port in Echtzeit bei einem Dual-Port-RAM ist in der US 46 36 986 beschrieben. Bei diesem Stand der Technik ist ein Aufbau beschrieben, bei dem Datenregister (Schieberegister) für jedes der Mehrzahl von Speicherzellenfeldern kaskadenartig verbunden sind. Es kann jedoch kein Datentransfer zur gleichen Zeit zwischen verschiedenen Registern ausgeführt werden.

Aufgabe der Erfindung ist es, eine verbesserte Halbleiterspeichereinrichtung zu schaffen, die die Nachteile der oben beschriebenen Halbleiterspeichereinrichtung vermeidet. Ferner soll eine Halbleiterspeichereinrichtung geschaffen werden, die eine Datenverarbeitung mit hoher Geschwindigkeit ausführen kann. Weiterhin soll eine Halbleiterspeichereinrichtung bereitgestellt werden, die eine flexible Datenverarbeitung mit hoher Geschwindigkeit ermöglicht. Aufgabe der Erfindung ist außerdem die Schaffung einer Halbleiterspeichereinrichtung zur Bildverarbeitung, die verschiedene Funktionen und eine flexible Bilddatenverarbeitung mit hoher Geschwindigkeit in Echtzeit aufweist. Ferner soll ein Betriebsverfahren für die Halbleiterspeichereinrichtung bereitgestellt werden, um eine Datenverarbeitung mit hoher Geschwindigkeit auszuführen. Weiterhin soll ein Betriebsverfahren für eine Halbleiterspeichereinrichtung geschaffen werden, das eine flexible Datenverarbeitung realisiert.

Die erfindungsgemäße Halbleiterspeichereinrichtung umfaßt Datenregister, die entsprechend einer Mehrzahl von Speicherzellenfeldern gebildet sind und jeweils eine Speicherkapazität aufweisen, die ausreicht, die Speicherzellendaten einer Zeile zu speichern, sowie Schaltkreise, die entsprechend den Datenregistern geschaffen sind, um die entsprechenden Datenregister selektiv mit wenigstens zwei Speicherzellenfeldern zu koppeln.

Der Kopplungsschaltkreis umfaßt einen von einem Zielbestimmungssignal abhängigen Schaltkreis zum selektiven Verbinden der entsprechenden Datenregister mit einem der obengenannten wenigstens zwei Speicherzellenfelder, um einen Datentransfer zwischen dem verbundenen Datenregister und dem Speicherzellenfeld auszuführen.

Das erfindungsgemäße Betriebsverfahren für die Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldern und einer Mehrzahl von Datenregistern, die derart geschaffen sind, daß sie mit zwei Speicherzellenfeldern gekoppelt werden können, umfaßt die Schritte: Erzeugen eines Datenziel-Bestimmungssignales, Verbinden eines jeden Datenregisters der Mehrzahl von Datenregistern mit einem Speicherfeld in Abhängigkeit vom Datenziel-Bestimmungssignal und Übertragen von Daten zwischen dem verbundenen Register und dem Speicherfeld.

Das Datenregister der vorliegenden Erfindung kann mit wenigstens zwei Speicherzellenfeldern verbunden werden und führt einen Datentransfer mit dem verbundenen Speicherzellenfeld aus. Durch eine Änderung der Kopplung der Datenregister unter Verwendung der Kopplungsschaltkreise wird daher ein Datentransfer zwischen den Speicherzellenfeldern und daher eine interne Neuanordnung der Ein/Ausgangsdaten möglich.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1 die Gesamtstruktur einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 2 ein Signaldiagramm zur Darstellung einer Lesetransferzyklusoperation in einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 3 ein Signaldiagramm zur Darstellung einer Schreibtransferzyklusoperation in einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 4 die Gesamtstruktur einer Halbleiterspeichereinrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;

Fig. 5 den Aufbau des Hauptbereiches der in Fig. 4 dargestellten Halbleiterspeichereinrichtung;

Fig. 6 ein Signaldiagramm zur Darstellung einer Lesetransferzyklusoperation bei der in den Fig. 4 und 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 7 ein Signaldiagramm zur Darstellung einer Schreibtransferzyklusoperation bei der in den Fig. 4 und 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 8 ein schematisches Beispiel eines Schaltkreises zur Erzeugung interner Transfersteuersignale in der Halbleiterspeichereinrichtung der Fig. 4 und 5;

Fig. 9 die Gesamtstruktur einer Halbleiterspeichereinrichtung in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung; und

Fig. 10 die Gesamtstruktur einer Halbleiterspeichereinrichtung in Übereinstimmung mit einer dritten Ausführungsform der Erfindung.

Die in Fig. 4 gezeigte Halbleiterspeichereinrichtung verbessert die Halbleiterspeichereinrichtung der Fig. 1, wobei die den Komponenten der in Fig. 1 dargestellten Halbleiterspeichereinrichtung entsprechenden Teile mit denselben Bezugszeichen versehen sind. Bezüglich der Fig. 4 umfaßt jedes der zwischen den Speicherzellenfeldern 100a bis 100d und den Datenregistern 9a bis 9d gebildeten Transfergattern 8a bis 8d Transfersteuertransistoren T1 und T2 zum Umschalten des Verbindungspfades zwischen den Speicherzellenfeldern und den Datenregistern in Abhängigkeit von Zielbestimmungssignalen ΦA und ΦB. Der Transfersteuertransistor T1 verbindet die Speicherzellenfelder 100a bis 100d in Abhängigkeit vom Zielbestimmungssignal ΦA jeweils mit den Datenregistern 9a bis 9d und der Transfersteuertransistor T2 verbindet die Speicherzellenfelder in Abhängigkeit vom Zielbestimmungssignal ΦB mit entsprechend den benachbarten Speicherzellenfeldern gebildeten Datenregistern. Genauer gesagt ist das Speicherzellenfeld 100a über den Transfersteuertransistor T2 mit dem Datenregister Qd verbunden, während das Speicherzellenfeld 100d über den Transfersteuertransistor T2 mit dem Datenregister Qa verbunden ist. In ähnlicher Weise sind die Speicherzellenfelder 100b und 100c über den Transfersteuertransistor T2 mit den Datenregistern Qc bzw. Qb verbunden.

Falls das Zielbestimmungssignal ΦA erzeugt wird, wird entsprechend ein Datentransfer zwischen den Speicherzellenfeldern 100a bis 100d und den entsprechend gebildeten Datenregistern 9a bis 9d ausgeführt, wie dies ebenfalls in der herkömmlichen Einrichtung der Fall ist. Falls demgegenüber das Zielbestimmungssignal ΦB erzeugt wird, werden die Verbindungspfade zwischen den Speicherzellenfeldern und den Datenregistern umgeschaltet, um das Übertragungsziel zu ändern, wie z. B. vom Datenregister zum benachbarten Speicherzellenfeld. Dies erlaubt eine Neuordnung der Ein/Ausgangsdaten.

Nachdem der Lesetransferzyklus beendet ist, während das Zielbestimmungssignal ΦA angehoben wird, um Daten vom Speicherzellenfeld in die Datenregister zu schreiben, führt in diesem Fall eine Aktivierung des Zielbestimmungssignales ΦB und eine Ausführung des Schreibtransferzyklus′ über die Datenregister zu einem Austausch von Daten zwischen den Speicherzellenfeldern.

Die Transfersteuersignale ΦA und ΦB werden von einem Taktgenerator 4′ in Abhängigkeit von einem extern angelegten Zielbestimmungssignal DSF erzeugt. Die internen Transferbestimmungssignale ΦA und ΦB werden im wesentlichen zum selben Takt wie die herkömmlichen Transfersteuersignale erzeugt. In Abhängigkeit vom externen Zielbestimmungssignal DSF wird entweder das Transfersteuersignal ΦA oder ΦB generiert.

Obwohl die Transfersteuertransistoren T1 und T2 entsprechend jedem Bit der Datenregister geschaffen sind, sind zur Vereinfachung nur zwei Transistoren T1 und T2, die in Abhängigkeit von den internen Transfersteuersignalen ΦA bzw. ΦB leitend werden, dargestellt.

Fig. 5 zeigt eine Struktur zur Ausführung einer Übertragung von 1Bit-Daten zwischen den Speicherzellenfeldern 100a und 100d. Bezüglich der Fig. 5 weist das Speicherzellenfeld 100a eine sogenannte gefaltete Bitleitungsstruktur auf und eine Spalte wird durch ein komplementäres Bitleitungspaar BL, gebildet. Das Speicherzellenfeld 100a umfaßt Speicherzellenkondensatoren MC1 und MC2, die jeweils Information in Form elektrischer Ladungen speichern, einen Speicherzellentransistor MT1, der in Abhängigkeit vom Signalpotential auf der Wortleitung WL1 leitend wird, um den Speicherzellenkondensator MC1 mit der Bitleitung BL zu verbinden, und einen Speicherzellentransistor MT2, der in Abhängigkeit vom Signalpotential auf der Wortleitung WL2 leitend wird, um den Speicherzellenkondensator MC2 mit der komplementären Bitleitung zu verbinden.

Eine Speicherzelle umfaßt einen Speicherzellentransistor MD1 (MD2) und einen Speicherzellenkondensator MC1 (MC2). Eine Elektrode (Zellplatte) des Speicherzellenkondensators MC1 oder MC2 ist mit einem vorbestimmten Potential Vcp verbunden. Das Speicherzellenfeld 100a umfaßt ferner Transistoren Tr3 und Tr4 zum Vorladen und Halten des Bitleitungspaares BL, auf einem vorbestimmten Potential V_BL am Ende eines Speicherzyklus′ (wenn das Signal gleich "H" ist). Der Transistor Tr3 wird in Abhängigkeit von einem Ausgleichs-/ Vorladesignal BLEQ leitend, um das Bitleitungspaar kurzzuschließen. Der Transistor Tr4 wird in Abhängigkeit vom Vorlade-/Ausgleichssignal BLEQ leitend, um das obengenannte Vorladepotential V_BL auf die Bitleitungen BL und zu übertragen.

Ein I/O-Gatter des RAM-Port umfaßt Transfergattertransistoren Tr1 und Tr2, die in Abhängigkeit von Spaltenauswahlsignalen vom Spaltendekoder 6a leitend werden, um die Bitleitungen BL, mit einem internen Datenein/ausgangsleitungspaar I/O bzw. zu verbinden.

Als Beispiel ist der Spaltendekoder 6a mit dem durch ein AND-Gatter gebildeten Einheitsdekoder gezeigt.

Das Transfergatter 8a umfaßt einen Transfersteuertransistor Tr5, der in Abhängigkeit vom internen Transfersteuersignal ΦA leitend wird, um die Bitleitungen BL mit der internen Datentransferleitung DL1 zu verbinden, und einen Transfersteuertransistor Tr6, der in Abhängigkeit vom internen Transfersteuersignal ΦB leitend wird, um die Bitleitung mit der internen Datentransferleitung DL2 zu verbinden.

Das Datenregister 9a umfaßt einen Inverter I1 zum Invertieren des Signalpotentiales auf der internen Datentransferleitung DL1, einen Inverter I2 zum Invertieren des Ausgangssignales vom Inverter I1, und einen Verriegelungssteuertransistor Tr7 zum Verbinden des Ausganges des Inverters I2 mit der internen Datentransferleitung DL1 in Abhängigkeit von einem Steuersignal ΦR. Wenn der Transistor Tr7 leitend ist, bilden die Inverter I1 und I2 einen Verriegelungsschaltkreis zum Halten des Signalpotentiales auf der internen Datentransferleitung DL1. Falls der Transistor Tr7 gesperrt ist, bilden die Inverter I1 und I2 einen Pufferschaltkreis aus zwei Stufen von Invertern.

Das I/O-Gatter 10a des SAM-Port umfaßt Transfergattertransistoren Tr9 und Tr8, die in Abhängigkeit von einem Spaltenauswahlsignal vom Selektor 11a leitend werden, um die Ausgänge der Inverter I1 und I2 mit dem internen Datenübertragungsleitungspaar I/O bzw. zu verbinden.

Als Beispiel ist der Selektor 11a mit einem funktional durch ein AND-Gatter gebildeten Einheitsselektor gezeigt. In diesem Fall macht der Selektor das im I/O-Gatter 10a enthaltene Transistorpaar in Abhängigkeit vom Ausgangssignal des Zeigers 15 aufeinanderfolgend leitend.

In ähnlicher Weise umfaßt das I/O-Gatter 10d des SAM-Port Transfergattertransistoren Tr10 und Tr11. Bei der in Fig. 2 dargestellten Struktur werden die in den I/O-Gattern 10a und 10d enthaltenen Transfergattertransistoren jeweils durch verschiedene Selektorausgangssignale leitend gemacht. Der Selektor ist jedoch für zwei I/O-Gatter gemeinsam gebildet und daher wird dasselbe Bitauswahlsignal an die AND-Gatter (die nur die funktionale Darstellung sind und wobei der tatsächliche Aufbau unterschiedlich sein kann) des Selektors 11a angelegt.

Das Datenregister 9d umfaßt einen Inverter I4 zum Invertieren des Signalpotentiales auf der internen Datentransferleitung DL2, einen Inverter I3 zum Invertieren des Ausgangssignales vom Inverter I4, und einen Verriegelungssteuertransistor Tr12, der in Abhängigkeit vom Steuersignal ΦR leitend wird, um den Ausgangsbereich des Inverters I3 mit der internen Datentransferleitung DL2 zu verbinden. Das Ausgangssignal des Inverters I4 wird über den Transistor Tr10 zur internen Datenleitung I/O und das Ausgangssignal des Inverters I3 über den Transistor Tr11 zur komplementären internen Datenleitung übertragen.

Das benachbart zum Speicherzellenfeld 100d gebildete Transfergatter 8d′ umfaßt einen Transistor Tr13, der in Abhängigkeit vom internen Transfersteuersignal ΦA leitend wird, um die interne Datentransferleitung DL2 mit der Bitleitung BL des Speicherzellenfeldes zu verbinden, und einen Transfersteuertransistor Tr14, der in Abhängigkeit vom internen Transfersteuersignal ΦB leitend wird, um die interne Datentransferleitung DL1 mit der Bitleitung BL des Speicherzellenfeldes 100d zu verbinden.

Das Steuersignal ΦR besitzt die Funktion, das Verriegeln in einem Datenregister zeitweise zu deaktivieren, so daß die beim Lesetransferzyklus vom Speicherzellenfeld übertragenen Daten nicht mit den im Datenregister verriegelten Daten kollidieren und die Daten im Datenregister sicher gehalten werden. Unter Bezugnahme auf die Signaldiagramme in Fig. 6 und 7 wird nun der Betrieb beschrieben.

Unter Bezugnahme auf die Fig. 6 wird zuerst eine Lesetransferzyklusoperation beschrieben. Der Lesetransferzyklus wird dadurch eingestellt, daß beim Abfallen des Signales das Signal auf "H", das Signal auf "H" und das Signal auf "L" gesetzt wird. Als Reaktion auf den Abfall des Signales , wird das Zeilenadreßsignal dekodiert, eine Wortleitung (z. B. WL1) ausgewählt, und die mit der Wortleitung WL1 verbundenen Speicherzellen mit den zugehörigen Bitleitungen verbunden. Nun wird angenommen, daß der Datentransfer zwischen Speicherzellen und dem benachbart zum Speicherzellenfeld gebildeten Datenregister ausgeführt und ein internes Transfersteuersignal ΦA erzeugt wird.

Das Lesepotential auf den Bitleitungen BL und wird von einem Leseverstärker SA gelesen, verstärkt und gehalten, das Steuersignal fällt auf "L" und dann steigt das Signal an. Als Reaktion auf den Abfall des Signales steigt das Transfersteuersignal ΦA auf den "H"-Pegel an. Hierbei verbleibt das Steuersignal ΦB auf dem "L"-Pegel. Folglich werden die Datenregister 9a und 9d (s. Fig. 5) mit den Speicherzellenfeldern 100a bzw. 100d verbunden. Folglich wird das Signalpotential auf der Bitleitung des Speicherzellenfeldes 100a über den Transistor Tr5 auf die interne Datenübertragungsleitung DL1 und das Signalpotential auf der komplementären Bitleitung des Speicherzellenfeldes 100d über den Transistor Tr13 auf die Datenübertragungsleitung DL2 übertragen.

Als Reaktion auf den Anstieg des Steuersignales ΦA fällt das Steuersignal ΦR auf den "L"-Pegel ab. Folglich werden die Transistoren Tr7 und Tr12 in den Datenregistern 9a und 9d gesperrt, wodurch die Datenverriegelungsfähigkeit deaktiviert wird. Wenn die Signalpotentiale auf den internen Datentransferleitungen DL1 und DL2 auf den Signalpotentialpegel der entsprechenden Bitleitungen BL, geändert werden, erreicht das Steuersignal ΦA dann den "L"-Pegel und das Steuersignal ΦR steigt auf "H" an, wodurch die Transistoren Tr7 und Tr12 leitend werden, während die Transistoren Tr5 und Tr13 sperren. Folglich werden die Signalpotentiale auf den internen Datentransferleitungen DL1 und DL2 im Verriegelungsschaltkreis, der aus den Invertern I1 und I2 und dem Transistor Tr7 besteht, bzw. im Verriegelungsschaltkreis, der aus den Invertern I4 und I3 und dem Transistor Tr12 besteht, verriegelt. Damit ist der Datentransfer vom Speicherzellenfeld 100a zum Datenregister 9a und vom Speicherzellenfeld 100d zum Datenregister 9d vervollständigt. Der Datentransfer zu den Datenregistern 9a und 9d wird in anderen Spalten auf dieselbe Weise ausgeführt und entsprechend sind die Speicherzellendaten einer Zeile gleichzeitig in den Datenregistern gespeichert worden.

Falls anstelle des Steuersignales ΦA das Steuersignal ΦB ausgewählt worden ist und auf den "H"-Pegel ansteigt, werden die Transistoren Tr6 und Tr14 leitend, während die Transistoren Tr5 und Tr13 sperren. In diesem Fall werden die Daten im Speicherzellenfeld 100a über die Bitleitung BL, den Transistor Tr6 und die interne Datentransferleitung DL2 im Datenregister 9d verriegelt, während die Daten im Speicherzellenfeld 100d über den Transistoren Tr14 im Datenregister 9a gehalten werden.

Falls nun die Daten der mit der Wortleitung WL2 verbundenen Speicherzellen im Datenregister gespeichert werden sollen, werden durch den Leseverstärker SA komplementäre Daten auf die Bitleitung BL ausgelesen und im Datenregister gespeichert. Allgemein werden Daten, die den extern angelegten Schreibdaten entgegengesetzt sind, geschrieben und auf der komplementären Bitleitung gespeichert, so daß selbst dann kein Einfluß auf die Datenleseoperation ausgeübt wird, wenn das Signalpotential von nur einer Bitleitung BL () verriegelt wird.

Im folgenden wird der Schreibtransferzyklus zum Datenübertragen von den Registern zum Speicherzellenfeld beschrieben.

Wie in Fig. 7 gezeigt ist, wird der Schreibtransferzyklus eingestellt, indem beim Abfallen des Signales auf den "L"-Pegel das Signal auf "H", das Signal auf "H" und das Signal auf "L" gesetzt wird. Beim Schreibtransferzyklus steigt das Transfersteuersignal ΦA als Reaktion auf den Abfall des Signales auf den "H"-Pegel an. Folglich werden die über den SAM-Ein/ Ausgangspuffer 3 in die Datenregister 9a und 9d eingeschriebenen Daten über die Transistoren Tr5 und Tr13 an die Speicherzellenfelder 100a und 100d übertragen. Damit werden Daten in diejenigen Speicherzellen geschrieben, die mit den als Reaktion auf den Abfall des Signales ausgewählten Wortleitungen verbunden sind.

Hierbei wird der Leseverstärker SA selbst beim Datenschreiben aktiviert, um die Signalpotentiale auf dem Bitleitungspaar BL, differentiell zu verstärken. Die Verriegelungsfähigkeit der Datenregister 9a und 9d ist jedoch erheblich größer als diejenige des Leseverstärkers SA. Falls das Steuersignal ΦA auf den "H"-Pegel ansteigt, nachdem der Leseverstärker SA aktiviert ist, entsprechen die Potentiale auf den Bitleitungen BL und daher den in den Registern Qa und Qd gehaltenen Daten. Selbst wenn das Steuersignal ΦA als Reaktion auf den Anstieg des Steuersignales auf den "H"-Pegel auf "L" absinkt und die Speicherzellenfelder 100a und 100d von den Datenregistern 9a bzw. 9d getrennt werden, wird der Leseverstärker SA aktiv gehalten, bis das Signal auf den "H"-Pegel ansteigt. Damit werden die geschriebenen Signalpotentiale durch die Leseverstärker auf den Bitleitungen BL und gehalten, wodurch das Datenschreiben der einen ausgewählten Zeile von Speicherzellen sicher ausgeführt werden kann. Folglich wird die Datentransferoperation von den Datenregistern 9a und 9d zu den Speicherzellenfeldern 100a und 100d vervollständigt.

Falls das Steuersignal ΦB auf "H" gesetzt wird, werden die Transistoren Tr6 und Tr14 leitend auf die Transistoren Tr5 und Tr13 werden gesperrt. Daher werden die im Datenregister Qa verriegelten Daten über die interne Datentransferleitung DL1 und den Transistor Tr14 zum Speicherzellenfeld 100d und die im Datenregister 9d verriegelten Daten über die interne Datentransferleitung DL2 und den Transistor Tr6 zum Speicherzellenfeld 100a übertragen. Folglich werden Daten von den Datenregistern 9a und 9d zu den Speicherzellenfeldern 100d und 100a übertragen. Falls der Lesetransferzyklus durch Auswählen des Steuersignales ΦA ausgeführt wird und anschließend der Schreibtransferzyklus durch Auswählen des Steuersignales ΦB ausgeführt wird, erfolgt der Datentransfer zwischen den Speicherzellenfeldern 100a und 100d über die Datenregister 9a und 9d. Der Austausch der Speicherzellendaten einer Zeile erfolgt nämlich gleichzeitig, wodurch ein Datentransfer zwischen den Speicherzellenfeldern mit hoher Geschwindigkeit ermöglicht wird.

Durch Ausführen von nur dem Lesetransferzyklus oder nur dem Schreibtransferzyklus bei den oben beschriebenen Operationen wird es möglich, nach einer gewünschten Neuordnung der Daten einen Datentransfer zwischen dem Speicherzellenfeld und dem SAM-Ein/ Ausgangspuffer auszuführen.

Obwohl ein Datentransfer zwischen den Bitleitungen im Aufbau der Fig. 5 ausgeführt wird, kann auch ein Datentransfer zwischen Bitleitungen und zwischen komplementären Bitleitungen z. B. durch Verbinden der Transistoren Tr6 und Tr13 mit der komplementären Bitleitung der Speicherzellenfelder 100b und 100a ausgeführt werden.

Die Fig. 8 zeigt ein Beispiel eines Schaltkreisaufbaus zur Erzeugung der Steuersignale ΦA, ΦB und ΦR. Bezüglich der Fig. 8 ist der Steuersignal-Erzeugungsschaltkreis im Taktsignalgenerator 4′ enthalten und umfaßt einen Bestimmungsschaltkreis 40, der die Signale , , und empfängt, um den Operationszyklus festzulegen, und einen Auswahlschaltkreis 41, der von einem Transferbestimmungssignal ΦT vom Bestimmungsschaltkreis 40 und einem extern angelegten Zielbestimmungssignal DSF abhängig ist, um entweder das Steuersignal ΦA oder ΦB zu erzeugen. Wie in den Fig. 6 und 7 dargestellt ist, erfaßt der Bestimmungsschaltkreis 40 die Potentiale der Signale , und beim Abfallen des Signales auf "L" und bestimmt, welcher Betriebsmodus in Abhängigkeit vom Erfassungsergebnis festgelegt ist. Falls bestimmt wird, daß der Lesetransferzyklus festgelegt ist, gibt der Bestimmungsschaltkreis 40 das Steuersignal ΦR, das durch Invertieren des Transferbestimmungssignales ΦT gebildet wird, aus. Falls der Schreibtransferzyklus bestimmt wird, wird das Steuersignal ΦR auf dem "H"-Pegel festgehalten.

Obwohl bei der Struktur der Fig. 8 als Beispiel das Zielbestimmungssignal extern angelegt wird, kann die Bestimmung unter Verwendung von vorbestimmten Zeitabstimmungsbeziehungen zwischen den Steuersignalen , , oder erfolgen. Das Zielbestimmungssignal DSF kann über einen besonderen Pin (Anschlußstift) zugeführt werden, der für die Halbleiterspeichereinrichtung zusätzlich gebildet wird. Durch Verwendung eines Pin, der beim Festlegen des Datenübertragungsmodus′ unnötig wird (z. B. der Datenein/ausgabepin oder ein Adreßpin) können ferner die Steuersignale ΦA und ΦB durch die Kombination des Signalpotentiales am Pin und der vorbestimmten Zeitabstimmungsbeziehung zwischen den Steuersignalen , , und selektiv erzeugt werden. Obwohl das in Fig. 4 gezeigte Beispiel einen Datentransfer zwischen benachbarten linken und rechten Speicherzellenfeldern erlaubt, ist es möglich, einen Aufbau zu schaffen, die einen Datenaustausch zwischen in der Figur benachbarten oberen und unteren Speicherzellenfeldern ermöglicht. Die Einrichtung kann durch Erhöhung der Zahl von Transfersteuergattertransistoren entsprechend der Zahl von Speicherzellenfeldern, an die die Daten übertragen werden sollen, einfach vergrößert werden.

Bei der oben beschriebenen Ausführung sind die Datenregister entsprechend den Speicherzellenfeldern gebildet und es werden die Verbindungspfade zwischen den Datenregistern und den Speicherzellenfeldern umgeschaltet. Bei einer Struktur mit einer Mehrzahl von Speicherzellenfeldern, bei der die Datenbits von den Speicherzellenfeldern parallel ausgegeben werden, wie z. B. in einem allgemeinen DRAM, kann jedoch der Datentransfer zwischen Speicherzellenfeldern realisiert werden, indem zusätzliche Datenregister zwischen den Speicherzellenfeldern gebildet werden. Fig. 9 zeigt ein Beispiel einer derartigen Struktur.

Bezüglich der Fig. 9 umfaßt die Halbleiterspeichereinrichtung zwei Speicherzellenfelder 100a und 100b. Für das Speicherzellenfeld 100a ist ein Zeilendekoder 5a, der von einer internen Zeilenadresse von einem Adreßpuffer 1 abhängig ist, zum Erzeugen eines Signales, um eine Zeile des Speicherzellenfeldes 100a auszuwählen, ein von einem internen Spaltenadreßsignal vom Adreßpuffer 1 abhängiger Spaltendekoder 6a zum Erzeugen eines Signales, um eine Spalte des Speicherzellenfeldes 100a auszuwählen, und ein vom Spaltenauswahlsignal vom Spaltendekoder 6a abhängiges I/O-Gatter 7a zum Verbinden der ausgewählten Speicherzelle mit einem Ein/Ausgangspuffer 2 geschaffen. In ähnlicher Weise ist für das Speicherzellenfeld 100b ein Zeilendekoder 5b, ein Spaltendekoder 6b und ein I/O-Gatter 7b gebildet. Der Zeilendekoder 5b und der Spaltendekoder 6b empfangen das interne Zeilenadreßsignal bzw. das interne Spaltenadreßsignal vom Adreßpuffer 1.

In einem allgemeinen DRAM wird in jedem der Speicherzellenfelder 100a und 100b in Abhängigkeit von extern angelegten Adreßsignalen A0 bis A8 eine 1Bit-Speicherzelle ausgewählt und der Austausch der Daten erfolgt zwischen den ausgewählten Speicherzellen und der externen Einrichtung über den Ein/Ausgangspuffer 2 und die Ein/Ausgangsanschlüsse DQ1 und DQ2.

Die Halbleiterspeichereinrichtung umfaßt ferner ein Datenregister 9 und Transfergatter 8a und 8b, die zwischen den Speicherzellenfeldern 100a und 100b gebildet sind. Das Transfergatter 8a wird als Reaktion auf ein externes Transfersteuersignal Φ1 leitend, um das Speicherzellenfeld 100a mit dem Datenregister 9 zu verbinden. Das Transfergatter 8b wird in Abhängigkeit von einem internen Transfersteuersignal Φ2 leitend, um das Datenregister 9 und das Speicherzellenfeld zu verbinden.

Das Datenregister 9 weist eine Kapazität auf, die ausreicht, um die Daten der Speicherzellen einer Zeile der Speicherzellenfelder 100a und 100b zu speichern und erlaubt einen Datentransfer über die Transfergatter 8a und 8b mit den Speicherzellenfeldern 100a bzw. 100b. Die den Betrieb der Transfergatter 8a und 8b steuernden internen Transfersteuersignale Φ1 und Φ2 werden von einem Taktsignalgenerator 4′′ erzeugt. Der Taktsignalgenerator 4′′ verbindet in Abhängigkeit vom Zielbestimmungssignal DSF und dem Transferbestimmungssignal selektiv das Datenregister 9 mit entweder dem Speicherzellenfeld 100a oder 100b.

Die Datentransferoperation stimmt mit derjenigen für die in Fig. 4 gezeigte Halbleiterspeichereinrichtung überein. Die Festlegung des Lesetransferzyklus′ (Transfer von Daten einer Zeile vom Speicherzellenfeld zum Datenregister) oder des Schreibtransferzyklus′ (Transfer von Daten einer Zeile vom Datenregister 9 zum Speicherzellenfeld) wird auf der Basis des Zeitabstimmungsverhältnisses zwischen den Signalen , , und ausgeführt. Das Zielbestimmungssignal DSF legt fest, welches der Steuersignale Φ1 und Φ2 erzeugt werden soll.

Daher kann bei der in Fig. 9 gezeigten Struktur ein Datentransfer zwischen den Speicherzellenfeldern 100a und 100b realisiert werden, indem Daten aus einem der Speicherzellenfelder über das Transfergatter zum Datenregister und dann Daten vom Datenregister zum anderen Speicherzellenfeld übertragen werden. Damit kann eine Halbleiterspeichereinrichtung geschaffen werden, die es ermöglicht, den Inhalt eines Speicherzellenfeldes in ein anderes Speicherzellenfeld mit großer Geschwindigkeit auf einmal zu kopieren.

Bezüglich der Fig. 10 umfaßt die Halbleiterspeichereinrichtung entsprechend einer dritten Ausführung der Erfindung Datenregister 22a und 22b, die ausschließlich für die Dateneingabe benutzt werden, und Datenregister 29a und 29b, die nur für die Datenausgabe verwandt werden.

Für das ausschließlich zur Dateneingabe benutzte Datenregister 22a ist ein Transfergatter 23 zum Übertragen von Daten vom Datenregister 22a zum Speicherzellenfeld 100a, ein vom Spaltenauswahlsignal vom Adreßpufferzähler 1′ abhängiger Schreibselektor 26a zum Erzeugen eines Signales, um eine Spalte des Datenregisters 22a auszuwählen, und ein Eingangsgatter 27a zum Verbinden des ausgewählten Bit des Datenregisters mit dem Eingangspuffer 2a auf der Basis des Spaltenauswahlsignales vom Selektor 20a gebildet.

Für das ausschließlich zur Ausgabe benutzte Datenregister 29a sind interne Steuergatter 28a und 28b, die von den internen Transfersteuersignalen ΦA und ΦB abhängig sind, zum selektiven Verbinden des Datenregisters 29a mit dem Speicherzellenfeld 100a oder 100b, ein von einem Spaltenauswahlsignal vom Adreßpufferzähler 1′ abhängiger Selektor 11′ zum Erzeugen eines Signales, um eine Spalte des Datenregisters 29a auszuwählen, und ein vom Spaltenauswahlsignal vom Selektor 11′ abhängiges Ausgabegatter 20a zum Verbinden des ausgewählten Bit des Datenregisters 29a mit dem Ausgangspuffer 2a geschaffen.

In ähnlicher Weise sind im Bereich des Speicherzellenfeldes 6b für das ausschließlich zur Eingabe benutzte Datenregister 22b ein Transfergatter 23b, ein Eingangsgatter 27b und ein Selektor 26b, und für das ausschließlich zur Datenausgabe benutzte Datenregister 29b ein Ausgangsgatter 20b, ein Selektor 11′ und Transfergatter 28b und 28a gebildet.

Bei der in Fig. 10 gezeigten Struktur umfaßt der Adreßpufferzähler 1′ als Beispiel einen Zähler, der eine Inkrementierung ausführt, um beginnend mit dem durch die Spaltenadresse bestimmten Bit nacheinander die ausgewählten Spalten zu verschieben, wenn das Steuersignal aktiviert wird. Bei der in Fig. 10 gezeigten Halbleiterspeichereinrichtung sind das Eingangs- und Ausgangsgatter getrennt gebildet und es sind Datenregister jeweils für das Ein- und Ausgangsgatter geschaffen. Bei diesem Beispiel wird es durch die Bildung der Transfergatter 28a und 28b zwischen den Datenregistern 29a bzw. 29b und den Speicherzellenfeldern 100a bzw. 100b auch möglich, Daten selektiv zwischen den Datenregistern und den Speicherzellenfeldern zu übertragen und entsprechend kann eine Neuordnung der Ausgangsdaten in der Halbleiterspeichereinrichtung schnell erfolgen.

Obwohl bei der Struktur in Fig. 10 der Datentransferpfad zwischen den Speicherzellenfeldern 100a und 100b nicht dargestellt ist, kann ein Aufbau zum Übertragen von Daten zwischen Speicherzellenfeldern einfach dadurch gebildet werden, indem eine Struktur hinzugefügt wird, wobei das ausschließlich für die Ausgabe benutzte Datenregister selektiv mit dem ausschließlich für die Dateneingabe benutzten Datenregister verbunden wird.

Obwohl bei der Struktur in Fig. 10 nur der SAM-Port-Bereich gezeigt ist, kann diese auch den RAM-Port-Bereich umfassen. Selbst wenn der RAM-Port getrennt gebildete Ein- und Ausgangsgatter aufweist, kann derselbe Effekt wie oben erzielt werden.

Obwohl ferner in Fig. 10 eine Halbleiterspeichereinrichtung gezeigt ist, auf die seriell zugegriffen werden kann, kann bei der oben beschriebenen Ausführung derselbe Effekt erzielt werden, indem diese Struktur in einer Halbleiterspeichereinrichtung benutzt wird, auf die wahlfrei zugegriffen werden kann. In diesem Fall kann ein gewöhnlicher DRAM mit getrennt gebildeten Ein- und Ausgangsgattern neu strukturiert werden, um durch Ersetzen der Symbole der Eingangsanschlüsse SO1, SO2, SI1 und SI2, die mit den Ausgangspuffern 2a und 2b verbunden sind, durch Q1, Q2, D1 und D2, und durch Schaffen von Spaltendekodern für die Speicherzellenfelder 100a bzw. 100b einen Datentransfer zwischen Speicherzellenfeldern zu ermöglichen.

Wie oben beschrieben worden ist, ist erfindungsgemäß in einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldern ein Datenregister geschaffen, das mit wenigstens zwei Speicherzellenfeldern verbunden werden kann, wobei das Datenregister derart gebildet ist, daß es in Abhängigkeit von einem Transferbestimmungssignal selektiv mit einem Speicherzellenfeld verbunden wird. Damit wird eine Datentransferoperation zwischen zwei oder mehr Speicherzellenfeldern möglich, ein Transfer Zeile für Zeile zwischen Speicherzellenfeldern kann auf einmal ausgeführt werden und es wird eine Hochgeschwindigkeitsübertragung realisiert.

Durch Umschalten des Verbindungspfades der Datenregister wird es ferner möglich, Daten in der Halbleiterspeichereinrichtung neu zu ordnen. Damit kann eine Halbleiterspeichereinrichtung geschaffen werden, die fähig ist, Prozesse wie Datenneubearbeitung bei hoher Geschwindigkeit ohne komplizierte externe Einrichtungen auszuführen.

Falls die Halbleiterspeichereinrichtung als Speicher zur Bildverarbeitung benutzt wird, können Helligkeit und Graustufen, Farbe und ähnliches des angezeigten Bildes schnell geändert werden, da die Neuordnung der Ausgabepixeldaten schnell ausgeführt wird, so daß ein Bildverarbeitungsspeicher mit hervorragender Verarbeitungsleistung geschaffen wird.

Claims (12)

1. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldern (100a, 100b, 100c, 100d), die jeweils eine Mehrzahl von in Form einer Matrix aus einer Mehrzahl von Zeilen und Spalten angeordnete Speicherzellen umfassen, gekennzeichnet durch eine Mehrzahl von Registereinrichtungen (9a, 9b, 9c, 9d, 29a, 29b), die für jedes der Mehrzahl von Speicherzellenfeldern gebildet sind und eine Speicherkapazität aufweisen, die ausreicht, einen Datenaustausch mit einer Zeile von Speicherzellen der Speicherzellenmatrix auszuführen, und entsprechend jeder der Mehrzahl von Registereinrichtungen gebildete Einrichtungen (8a′, 8b′, 8c′, 8d′, 28a, 28b) zum Koppeln der entsprechenden Registereinrichtungen mit wenigstens zwei Speicherzellenfeldern, wobei die Kopplungseinrichtungen von einem Zielbestimmungssignal abhängige Einrichtungen umfassen zum selektiven Verbinden der entsprechenden Registereinrichtung mit einem der wenigstens zwei Speicherzellenfelder, um so eine kollektive Übertragung von Daten einer Zeile zwischen der Registereinrichtung und dem damit gekoppelten Speicherzellenfeld zu ermöglichen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ein Multiport- Speicher mit wahlfreiem Zugriff ist, der einen ersten Port, über den auf die Speicherzellenmatrix wahlfrei zugegriffen werden kann, und einen zweiten Port, über den auf die Speicherzellenmatrix nur seriell zugegriffen werden kann, aufweist, wobei die Mehrzahl von Speicherzellenfeldern Daten parallel ein- oder ausgibt und die Registereinrichtung im seriellen Port gebildet ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch Datenhalteeinrichtungen (22a, 22b), die entsprechend jedem der Mehrzahl von Speicherzellenfeldern getrennt von den Registereinrichtungen gebildet sind, um externe Daten seriell zu empfangen und zu halten, und eine Einrichtung (11′, 22a, 22b) zum seriellen Lesen der gespeicherten Daten der Mehrzahl von Registereinrichtungen.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zahl der Registereinrichtungen (9a, 9b, 9c, 9d) wenigstens gleich der Zahl der Speicherzellenfelder ist, und daß die Kopplungseinrichtungen derart geschaffen sind, daß sie jedes der Mehrzahl von Speicherzellenfeldern mit den Registereinrichtungen eins zu eins verbinden.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der Mehrzahl von Registereinrichtungen (9) für jeweils zwei Speicherzellenfelder gebildet ist und die Kopplungseinrichtungen derart geschaffen sind, daß nur ein Speicherfeld des Paares von Speicherzellenfeldern mit der zugehörigen Registereinrichtung verbunden wird.

6. Halbleiterspeichereinrichtung zum Ein- und Ausgeben von Daten Bit für Bit, umfassend eine Mehrzahl von Speicherzellenfeldern (100a, 100b, 100c, 100d), die jeweils eine Mehrzahl von in Form einer Matrix von Zeilen und Spalten angeordnete Speicherzellen umfassen, wobei auf die Mehrzahl von Speicherzellenfelder parallel zugegriffen werden kann, eine Mehrzahl von Registereinrichtungen (9a, 9b, 9c, 9d, 29a, 29b), die mit jeweils zwei Speicherzellenfeldern verbunden werden können, wobei die Zahl der Registereinrichtungen wenigstens gleich der Zahl der Speicherzellenfelder ist und die Registereinrichtungen eine Speicherkapazität aufweisen, die zum Speichern der Daten einer Zeile der Speicherzellenmatrix ausreicht, von einem Zielbestimmungssignal abhängige Einrichtungen (8a′, 8b′, 8c′, 8d′) zum selektiven Verbinden der Registereinrichtungen mit einem der wenigstens zwei Speicherzellenfelder, wobei die Verbindungseinrichtungen jedes der Mehrzahl von Speicherzellenfelder mit einer Registereinrichtung verbinden, um einen Datentransfer zwischen jedem der Mehrzahl von Speicherzellenfelder und der zugehörigen Registereinrichtung zu realisieren, und eine Einrichtung (10a, 10b, 10c, 10d, 11a, 11b, 15) zum seriellen Lesen der gespeicherten Daten der Registereinrichtungen, wobei die Registereinrichtung Daten einer Zeile auf einmal vom oder zum mit dieser Registereinrichtung gekoppelten Speicherzellenfeld überträgt und entsprechend jeder Spalte der Speicherzellenmatrix des zugehörigen Speicherzellenfeldes gebildete Halteeinrichtungen (I1, I2, I3, I4) zum Halten des Signalpotentiales auf der entsprechenden Spalte und von einem Transfermodus-Bestimmungssignal abhängige Einrichtungen (Tr7, Tr12) zum Aktivieren oder Deaktivieren der Halteeinrichtungen umfaßt.

7. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit Feldern (100a, 100b, 100c, 100d) aus einer Mehrzahl von Speicherzellen, die in Form einer Matrix aus einer Mehrzahl von Zeilen und Spalten angeordnet sind, und Datenregistern (9a, 9b, 9c, 9d, 29a, 29b), die mit wenigstens zwei Speicherzellenfeldern verbunden werden können und Daten einer Zeile der Speicherzellenmatrix speichern können, gekennzeichnet durch die Schritte:
selektives Verbinden eines jeden der Datenregister mit einem der wenigstens zwei Speicherzellenfelder in Abhängigkeit von einem Zielbestimmungssignal (DSF), und kollektives Übertragen von Daten zwischen den Datenregistern und den jeweils damit gekoppelten Speicherzellenfeldern in Abhängigkeit von einem Datentransfer- Bestimmungssignal.

8. Betriebsverfahren nach Anspruch 7, gekennzeichnet durch das Ausführen der Datenübertragung Zeile für Zeile zwischen Speicherzellenfeldern dadurch, daß der Schritt des Verbindens und der Schritt des Datentransfers zweimal ausgeführt wird.

9. Betriebsverfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Schritt des Verbindens den Schritt des Verbindens eines jeden Speicherzellenfeldes der Mehrzahl von Speicherzellenfeldern mit verschiedenen Datenregistereinrichtungen umfaßt, wobei der Datentransfer in allen Speicherzellenfeldern ausgeführt werden kann.

10. Betriebsverfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß ein Datenregister für die jeweils wenigstens zwei Speicherzellenfelder gebildet ist, und daß der Schritt des Verbindens den Schritt des Verbindens des Datenregisters und des Speicherzellenfeldes umfaßt, bei dem nur eines der wenigstens zwei Speicherzellenfelder mit dem zugehörigen Datenregister verbunden ist.

11. Betriebsverfahren nach einem der Ansprüche 7 bis 10, gekennzeichnet durch den Schritt des seriellen Schreibens von Daten in jedes der Datenregister vor dem Schritt des Verbindens.

12. Betriebsverfahren nach einem der Ansprüche 7 bis 11, gekennzeichnet durch den Schritt des seriellen Lesens von Daten aus jedem der Datenregister nach dem Schritt des Übertragens.