DE4124414C2 - Unterbrechungsanordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Unterbrechungsanordnung für einen Zentralprozessor.

Fig. 6 veranschaulicht eine herkömmliche Unterbrechungsanordnung an Hand der Gestaltung eines Informationsprozessors mit einem Mehrkanal- Schreib/Lesespeicher. Dieser Informationsprozessor 1 enthält eine Zentraleinheit (CPU) 2 und einen Speicher bzw. Mehrka­ nal-Schreib/Lesespeicher 3 (RAM). Der Mehrkanal-Schreib /Lesespeicher 3 hat eine Unterbrechungsschaltung 4 zum Herbeiführen einer Programmunterbrechung an der Zen­ traleinheit 2, eine Speichersteuerschaltung 5 und einen Speicherabschnitt bzw. Speicherzellenbereich 6, nämlich einen Aufzeich­ nungsbereich. Eine Adresse 9 für das Herbeiführen einer Unterbrechung ist eine Adresse in einem zugeteiltem Adressenbereich des Mehrkanal-Schreib/Lesespeichers 3.

Der Schreib/Lesespeicher 3 hat drei Kanäle A, B und C. Der Kanal A ist mit der Zentraleinheit 2 verbunden, während die Kanäle B und C jeweils mit Pheripherieeinheiten bzw. eimem externem Informationsprozessor 8A bzw. 8B verbunden sind. Die Speichersteuerschaltung 5 nimmt aus der Zentraleinheit 2 und den externen Informationsprozessoren 8A und 8B Anforderungen für den Zugriff zu dem Schreib/Lesespeicher 3 auf, verarbeitet dieselben und führt diese Zugriffvorgänge aufeinanderfolgend unter einer vorbestimmten Zeitsteuerung aus. Die Kanäle A bis C haben jeweils einen Datenbus, einen Adressenbus und eine Zugriffanforderungsleitung (z. B. eine Leitung für ein Schreibanforderungssignal).

Die Unterbrechungsschaltung 4 ist gemäß der Darstellung in Fig. 7 gestaltet. D. h., die Unterbrechungsschaltung 4 enthält Decodierschaltungen 20 und 21 für das Deco­ dieren des Umstands, daß Eingangsadressen aus den Kanä­ len B und C zu FFFF_H werden, Schaltungen 22 und 23 zum Decodieren eines Einschreibens in eine absolute Adresse bzw. Maschinenadresse FFFF_H und eine Oder-Schaltung 24. Ein Ausgangssignal ISQ (DPRAM) der Oder-Schaltung 24 wird der Zentraleinheit 2 als Unterbrechungssignal zu­ geführt. Wenn über den Kanal B oder C ein Einschreiben in den Mehrkanal-Schreib/Lesespeicher vorgenommen wird und wenn die Adresse, an der das Einschreiben vorzuneh­ men ist, eine Maschinenadresse a (FFFF_H) ist, wird für die Zentraleinheit 2 eine Unterbrechung herbeigeführt, wobei diese Adresse beispielsweise die Endadresse 9 des Speichers 6 ist.

Nachstehend wird die Funktion beschrieben. Beim Verfahren zum Herbeiführen der Unterbrechung mittels der externen Informationsprozessoren 8A und 8B bei dem Einschreiben in den Mehrkanal-Schreib/Lesespeicher 3 ruft dann, wenn in dem Informationsprozessor 1 aus einem der externen Informationsprozessoren 8A oder 8B ein Zugriffsignal WR eingegeben wird, der Informationsprozessor 1 eine Un­ terbrechung an der Zentraleinheit 2 hervor, falls eine Adresse, zu der bei diesem Einschreibvorgang einge­ schrieben wird, eine absolute Maschinenadresse für das Herbeiführen einer Unterbrechung ist.

Falls jedoch eine Unterbrechung infolge des Einschrei­ bens in den Speicher 6 nur in Bezug auf eine einzige Maschinenadresse, z. B. "FFFF" herbeigeführt wird, ent­ steht die Notwendigkeit, bei einer solchen Datenüber­ tragung von außen her eine Adressenabstimmung vorzuneh­ men. Infolgedessen war es unmöglich, eine bei der Abar­ beitung der herbeigeführten Unterbrechung auftretende komplizierte Verarbeitung auszuführen, so daß daher die Leistungsfähigkeit hinsichtlich der Informationsverar­ beitung eingeschränkt war.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Unterbrechungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß ohne großen Zeitverlust die Unterbrechungsursache erkannt werden kann.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.

Genauer wird die Aufgabe dadurch gelöst, daß der Decoder um Schaltungsbestandteile erweitert ist, die aus den durch Schreibzugriff angesprochenen Speicheradressen an zusätzlichen Ausgängen signalisieren, welche Peripherie­ einheiten welche Art der Unterbrechungsanforderungen ab­ gesetzt haben, daß die Signale an den zusätzlichen Aus­ gängen des Decoders in einem Register gespeichert werden, das den oder die anfordernden Peripherieeinheiten und die Art der jeweils aufgetretenen Unterbrechungsanforderung angibt, und daß der Inhalt dieses Registers im Laufe der Unterbrechungsabarbeitung durch die Zentraleinheit ausge­ wertet wird.

Vorteilhafte Weiterbildungen sind Gegenstand der Unter­ ansprüche.

Die Erfindung wird nachstehend anhand von Ausführungs­ beispielen unter Bezugnahme auf die Zeichnung näher be­ schrieben. Es zeigt

Fig. 1 eine Darstellung eines Informationsprozessors mit der erfindungsgemäßen Unterbrechungsanordnung gemäß einem Ausführungs­ beispiel,

Fig. 2 eine ausführliche Darstellung eines unter­ brechungsbetriebsart/Zustand-Registers gemäß dem Aus­ führungsbeispiel,

Fig. 3(a) bis 3(g) Schaltbilder, die jeweils die Gestaltung eines Decoders bzw. einer Decodierschaltung gemäß dem Ausfüh­ rungsbeispiel zeigen,

Fig. 4 ein Schaltbild einer Unterbrechungsschaltung gemäß dem Ausführungsbeispiel,

Fig. 5(a) und 5(b) Darstellung von Speicherbe­ reichen gemäß dem Ausführungsbeispiel,

Fig. 6 die Gestaltung einer Unterbrechungsanordnung nach dem Stand der Technik, und

Fig. 7 ist ein Schaltbild einer Unterbrechungsschaltung nach dem Stand der Technik.

Fig. 1 zeigt den Aufbau eines Informationsprozes­ sors, bei dem eine Unterbrechungsanordnung gemäß einem Ausführungsbeispiels verwendet ist. Gemäß Fig. 1 enthält ein Informationsprozessor 1 eine Zentraleinheit 2 und einen Speicher bzw. Mehrkanal-Schreib/Lesespeicher (RAM) 3. Der Schreib/Lesespeicher 3 enthält eine Unterbrechungs­ schaltung 4 mit einem Unterbrechungsbetriebs­ art/Zustand-Register 7 zum Wählen der Maschinenadresse für das Herbeiführen einer Unterbrechung und zum Fest­ halten des Zustands bzw. Status einer herbeigeführten Unterbrechung, eine Speichersteuerschaltung 5 und einen Speicherabschnitt bzw. Speicher 6.

Gemäß Fig. 3(b) bis 3(g) und 4 enthält die Unterbrechungsschaltung 4 Decoder bzw. Decodierschaltun­ gen 25 bis 30 für jeweilige Kanäle 1 bis 3 bzw. A, B und C sowie drei Wählschaltungen 13. Das heißt, die Unter­ brechungsschaltung 4 hat nach Fig. 3(a) bis 3(g) bzgl. des Kanals B folgendes:
Die Decodierschaltung 25 zum Decodieren des Maschi­ nenadressenwerts "0000", der eine Anfangsadresse des Speichers 6 und eine Maschinenadresse für das Her­ beiführen einer Unterbrechung ist, wobei das decodierte Ausgangssignal s ist, die Decodierschaltung 26 zum De­ codieren eines Maschinenadressenwerts "FFFF", der eine Endadresse des Speichers 6 und eine Maschi­ nenadresse für das Herbeiführen einer Unterbrechung ist, wobei das decodierte Ausgangssignal e ist, und die Decodierschaltung 27 zum Decodieren eines in dem Spei­ cher 6 zugeordneten Adressenraums als Maschinenadres­ senwert (Raum) zum Herbeiführen einer Unterbrechung, wobei das decodierte Ausgangssignals a ist. Außerdem enthält die Unterbrechungsschaltung 4 in Bezug auf den Kanal C die Decodierschaltung 28 zum Decodieren eines Maschinenadressenwerts "0000", der eine Anfangsadresse des Speichers 6 und eine Maschinenadresse für das Herbeiführen einer Unterbrechung ist, wobei das deco­ dierte Ausgangssignal s ist, die Decodierschaltung 29 zum Decodieren eines Maschinenadressenwerts "FFFF", der eine Endadresse des Speichers 6 und eine Maschi­ nenadresse für das Herbeiführen einer Unterbrechung ist, wobei das decodierte Ausgangssignal e ist, und die Decodierschaltung 30 zum Decodieren eines in dem Spei­ cher 6 zugeordneten Adressenraums als Maschinenadres­ senwert (Raum) für das Herbeiführen einer Unterbre­ chung, wobei das decodierte Ausgangssignal a ist. In den Fig. 3(d) und 3(g) ist mit 80 eine Vorsatzschal­ tung zum Decodieren einer in dem Mehrkanal- Schreib/Lesespeicher zugeordneten Adresse bezeichnet.

In Fig. 3(a) ist ein Schreibsignal WR MODE für das Einschreiben in das Unterbrechungsbetriebsart/Zustand- Registers 7 (für den Kanal A) aus der Zentraleinheit 2, ein Lesesignal RD MODE und eine Decodierschaltung 31 zum Decodieren einer Adresse gezeigt.

Die Kanäle Nr. 1 bis 3 bzw. A bis C bestimmen jeweils voneinander unabhängige Adresse für die Unterbrechung, wobei die drei Kanäle parallel betreibbar sind.

Gemäß Fig. 2 enthält das Unterbrechungsbetriebs­ art/Zustand-Register 7 einen Zustand-Bereich 33 und einen Betriebsart-Bereich 32. Der Betriebsart-Bereich 32 entspricht in Fig. 4 gezeigten Zwischenspeichern 1L bis 3L für die jeweiligen Kanäle Nr. 1 bis 3. Im ein­ zelnen entsprechen Betriebsartwerte "0" bis "2" des Be­ triebsart-Bereichs 32 den Werten der Zwischenspeicher 1L bis 3L. Gemäß Fig. 4 entspricht der Zustand-Bereich 33 Flip-Flops 1F bis 3F. Statuswerte bzw. Zustandswerte "0" bis "2" des Zustand-Bereichs 33 entsprechen Aus­ gangssignalwerten Q der Flip-Flops 1F bis 3F. Gemäß Fig. 4 dient jeweils die Wählschaltung 13 zum Anwählen von absoluten Adressen bzw. Maschinenadressen.

Es ist anzumerken, daß die Gültigkeit der Betriebsarten "0", "1" und "2" bedeutet, daß die Betriebsarten ge­ wählt sind, wenn die Bits für diese Betriebsarten je­ weils "1" sind. In diesem Fall können mehrere Betriebs­ arten oder es kann eine einzelne Betriebsart gültig sein. Außerdem wird hinsichtlich der Zustände der Status einer herbeigeführten Unterbrechung nur in Bezug auf den der gewählten Betriebsart entsprechenden Zustand akzeptiert.

Nachstehend wird die Funktion beschrieben:

Wenn beispielsweise durch eine Peripherieeinheit bzw. einen externen Informations­ prozessor 8A über den Kanal B in eine Adresse "0000_H" eingeschrieben wird, die eine der Maschinenadressen ist, wird eine UND-Schaltung 40 zum Decodieren des Ein­ schreibens in die Maschinenadresse "0000_H" eingeschal­ tet und auch eine ODER-Schaltung 41 wird eingeschaltet. Falls zu diesem Zeitpunkt diese Maschinenadresse "0000_H" durch das Betriebsart-Register bzw. den Zwischenspeicher 1L (im Zustand "H") schon als Adresse für das Herbeiführen einer Unterbrechung gewählt wurde, wird auch eine UND-Schaltung 42 durchgeschaltet. Infol­ gedessen wird durch das Zustand-Register bzw. Flip-Flop 1F das Herbeiführen einer Unterbrechung gespeichert, wobei ein Signal ISQ-DPRAM eingeschaltet wird, was in der Zentraleinheit 2 das Herbeiführen einer Unterbre­ chung zuläßt.

Falls bei dem Einstellen eines Betriebsart-Registers bei dem Einschreiben in die Adresse "0000_H" nicht die Maschinenadresse "0000_H" als Maschinenadresse für das Herbeiführen einer Unterbrechung gewählt wird, wird zu diesem Zeitpunkt die UND-Schaltung 42 nicht eingeschal­ tet, so daß keine Unterbrechung herbeigeführt wird.

Hinsichtlich der anderen beiden Adressen für das Her­ beiführen einer Unterbrechung ebenso für die Kanäle Nr. 2 und 3 wird ein gleichartiger Vorgang ausgeführt. Au­ ßerdem kann bei dem Einschreiben in das Zustand-Regi­ ster bzw. Flip-Flop 1F (2F, 3F) mittels einer Schaltung 44 nur "0" eingeschrieben werden.

Der vorstehend beschriebene Vorgang wird auch ebenso in Bezug auf das Einschreiben mittels des externen Infor­ mationsprozessors 8B (an dem Kanal C) ausgeführt.

Wenn ferner eine Unterbrechung in dem Fall auftritt, daß mehrere Adressen für das Herbeiführen einer Unter­ brechung gewählt worden sind (wobei die beiden Be­ triebsart-Register bzw. Zwischenspeicher 1L und 2L den Zustand "H" annehmen), ist es durch das Lesen der Zu­ stand-Register bzw. Flip-Flops 1F und 2F möglich, fest­ zustellen, welche Unterbrechung aufgetreten ist.

Auf diese Weise wird in dem Informationsprozessor 1 eine Unterbrechung mittels Schreibsignalen für eine be­ stimmte Adresse des Mehrkanal-Schreib/Lesespeichers 3 aus den Peripherieeinheiten bzw. externen Informationsprozessoren 8A und 8B her­ vorgerufen. Für das Herbeiführen der Unterbrechung be­ stehen drei Bedingungen, nämlich:

Wenn in einem Bereich des Mehrkanal-Schreib/Lesespei­ chers ein Schreibvorgang ausgeführt wird (der irgendwo im Gesamtbereich des Schreib/Lesespeichers ausgeführt wird), wenn der Vorgang am der Anfangsadresse "0000" des Mehrkanal-Schreib/Lesespeichers ausgeführt wird und wenn der Vorgang an der Endadresse "FFFF" des Mehrka­ nal-Schreib/Lesespeichers ausgeführt wird. Das Wählen der Bedingungen für das Herbeiführen einer Un­ terbrechung und das Festhalten des Zustands einer je­ weils hervorgerufenen Unterbrechung werden in dem Unterbrechungsbetriebsart/Zustand-Register 7 aufge­ zeichnet. Infolgedessen wird von der Zentraleinheit 2 das Herbeiführen von Unterbrechungen unter verkürzter Wartezeit gesteuert und der Zustand der Unterbrechungen erkannt, wodurch eine schnelle Datenverarbeitung er­ zielt wird.

Falls ferner gemäß Fig. 5(a) und Fig. 5(b) dann, wenn die Datenübertragung aus den externen Informationsprozessoren 8A und 8B zu dem Informations­ prozessor 1 bei Überlappung der Speicherbereiche der externen Informationsprozessoren 8A und 8B mit dem Speicherbereich des Speichers 6 des Informationsspei­ chers 1 möglich ist, ist es möglich, eine Anordnung zu treffen, bei der Teile der jeweiligen Speicher einander überlappen. In diesem Fall können hinsichtlich der Fig. 5(a) bei der Überlappung der Anfangsadresse "0000" des Speichers 6 und hinsichtlich der Fig. 5(b) bei der Überlappung der Endadresse "FFFF" des Speichers 6 dann, wenn die Betriebsart derart vorgesehen ist, daß die vorangehend genannten drei Bedingungen für das Herbei­ führen einer Unterbrechung ermöglich sind, Unterbre­ chungen in einem Bereich, in dem die Speichertabellen überlappen (Einschreiben in strichlierte Bereiche gemäß Fig. 5(a) und 5(b) oder in einem Bereich herbeige­ führt werden, in dem die Speichertabellen einander nicht überlappen.

D. h., bei dem beschriebenen Ausführungsbeispiel ist es möglich, das Herbeiführen von Unterbrechungen infolge des Einschreibens in einen Mehrkanal-Schreib/Lesespei­ cher auf komplizierte Weise zu steuern und Unterbre­ chungen im Multiplex herbeizuführen. Außerdem ist es möglich, in einem jeden solchen Fall den Zustand der Unterbrechungen festzustellen. Infolgedessen kann eine feinere Steuerung ausgeführt werden und die Leistungs­ fähigkeit hinsichtlich der Informationsverarbeitung verbessert werden. Da außerdem die Unterbrechung durch das Aufbereiten des Einschreibens in den Mehrkanal- Schreib/Lesespeicher hervorgerufen werden kann, wird die Belastung der Programmausstattung verringert.

Falls die vorangehend genannten drei Bedingungen ange­ wandt werden, nämlich das Einschreiben in den Speicher­ bereich des Mehrkanal-Schreib/Lesespeichers an der An­ fangs- und Endadresse ausgeführt wird, kann selbst bei einer Überlappung des Speicherbereichs eines externen Informationsprozessors mit dem Speicherbereich des Mehrkanal-Schreib/Lesespeichers eine herbeizuführende Unterbrechung fehlerfrei zugelassen werden. Außerdem kann bei einer Erweiterung des Speichers die Erweite­ rung trotz des Umstands vorgenommen werden, daß eine Vielzahl von Unterbrechungsauslöseadressen vorgesehen ist.

Claims (3)

1. Unterbrechungsanordnung für einen Zentralprozessor (2) mit einem Speicher (3), zu dem neben dem Zentral­ prozessor mehrere Peripherieeinheiten (8A, 8B) zugreifen können,
wobei die Peripherieeinheiten ihre Unterbrechungsanfor­ derung durch einen Schreibzugriff auf den Speicher unter festgelegten Adressen signalisieren, und ein Decoder an einem Ausgang bei Auftreten einer der festgelegten Spei­ cheradressen und des Speicherschreibsignals ein Unterbre­ chungsanforderungssignal an die Zentraleinheit abgibt,
dadurch gekennzeichnet,
daß der Decoder um Schaltungsbestandteile (25-30, 50-52) erweitert ist, die aus den durch Schreibzugriff ange­ sprochenen Speicheradressen an zusätzlichen Ausgängen signalisieren, welche Peripherieeinheiten welche Art der Unterbrechungsanforderungen abgesetzt haben,
daß die Signale an den zusätzlichen Ausgängen des Decoders in einem Register (7; 1F, 2F, 3F, 1L, 2L, 3L) gespeichert werden, das den oder die anfordernden Peri­ pherieeinheiten und die Art der jeweils aufgetretenen Unterbrechungsanforderung angibt,
und daß der Inhalt dieses Registers im Laufe der Unter­ brechungsabarbeitung durch die Zentraleinheit ausgewertet wird.

2. Unterbrechungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sich die als Unterbrechungsanfor­ derung zu interpretierenden festgelegten Adressen inner­ halb eines durch Anfangs- und Endadresse definierten Speicherabschnitts (6) in dem Speicher (3) befinden.

3. Unterbrechungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß sich eine als Unterbrechungsanfor­ derung zu interpretierende festgelegte Adresse beliebig im Adressraum des Speicherabschnitts (6) befinden kann.