DE4138033A1

DE4138033A1 - Data transmission between two units coupled to common memory - using logic control unit built into one unit to generate enable signals controlling access

Info

Publication number: DE4138033A1
Application number: DE19914138033
Authority: DE
Inventors: Askold Dr Ing Meusling; Bernd Dipl Ing Moeller
Original assignee: Otto Von Guericke Universitaet Magdeburg
Current assignee: Otto Von Guericke Universitaet Magdeburg
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1993-05-27

Abstract

Data transmission is provided between two units (1,2) that have access to the same data buffer (3). One of the units (2) has a serial data input and produces byte parallel data transfer to the memory control logic. The control logic stage has connections to a data latch, address control stages, and memory control stages. The operating cycle is defined by two valid timing regions. Memory request signals are generated and the control logic responds to generate the appropriate access signals. ADVANTAGE - Allows considerable variations in data transmission conditions. Both units can operate under independent clock frequencies.

Description

Die Erfindung betrifft ein Verfahren zur Datenübergabe, das insbesondere in der Automati sierungstechnik bei der Meßdatenübertragung und -verarbeitung anwendbar ist.The invention relates to a method for data transfer, in particular in the automati sierungstechnik applicable for the measurement data transmission and processing.

Bekannt ist ein Kleinmikrorechnersystem mit gemeinsamem Schreib-/Lesespeicher. Die Informationen in Form von mehreren zusammengehörigen Bytes werden echtzeitbezogen im gleichberechtigten Verkehr ausgetauscht. Dazu sind eine Auswahlschaltung sowie zwei bezüglich der beiden Bussysteme identisch aufgebaute Teilsysteme angeordnet. Beide Systeme besitzen ein eigenes Bussystem, dessen Busleitungen über Verstärker mit den Busleitungen des gemeinsamen Speichers und den Adress- und Steuerleitungen, sowie jeweils einem Dekoder je Bussystem zur Erkennung eines Speicherverkehrs, verbunden sind (DD-PS 2 15 193). Die DD-PS 2 62 933 beschreibt eine Zugriffssteuerung auf einen Koppelspeicher, vorzugs weise auf einen Dual-Port-RAM in Master-Slave-Kopplung, wobei die Zugriffssteuerung eines Rechners so lange voreingestellt bleibt, wie kein zweiter eine Speicheranforderung stellt. Außerdem besteht die Möglichkeit, das Zugreifrecht des jeweils anderen Rechners zu sperren. Bei mehrmaligen gleichzeitigen Speicheranforderungen erfolgt eine wechselsei tige Zuordnung des Zugriffsrechts mittels einer Verriegelungs- und Freigabelogik. Weiterhin wird in der DD-PS 2 45 965 eine Schaltungsanordnung zum unidirektionalen Da tenaustausch über gemultipexte Ein-/Ausgabetore dargestellt. Dabei besteht die Möglich keit, über zwischengelagerte Adressen- und Datenleitungen asynchrone oder zeitlich ver setzte Prozesse mit unterschiedlichen Zugriffsalgorithmen zu synchronisieren. Die DE-OS 35 32 164 beschreibt eine Anordnung mit wenigsten zwei Teilnehmern und gemeinsamen Dual-Port-RAM für wahlweisen Zugriff, mit dem die Teilnehmer asynchron in Verbindung stehen. Voraussetzung für die dargestellte Zugriffssteuerung ist ein teilweise gemultiplexter Daten- und Adressenbus eines Teilnehmers sowie dessen gesondertes Adress-/Steuersignal zum Einspeichern der Adressen. Die Nachteile der genannten Lösungen des Standes der Technik bestehen hauptsächlich in einem hohen schaltungstechnischen Aufwand und Restriktionen bei der Festlegung der Taktfrequenz und Gültigkeitsbereichen für den Speicherzugriff, die die Verarbeitungsquali tät bei der Datenübergabe deutlich beeinträchtigen.A small microcomputer system with a common read / write memory is known. The Information in the form of several related bytes is related to real time exchanged in equal traffic. There are a selection circuit and two arranged with respect to the two bus systems identical subsystems. Both Systems have their own bus system, whose bus lines are connected to the Bus lines of the common memory and the address and control lines, as well one decoder per bus system to detect memory traffic are (DD-PS 2 15 193). The DD-PS 2 62 933 describes an access control on a coupling memory, preferably point to a dual-port RAM in master-slave coupling, the access control one computer remains preset as long as no other has a memory request poses. There is also the possibility of the access rights of the other computer to lock. In the event of multiple simultaneous storage requests, an alternation occurs Allocation of access rights using a locking and release logic. Furthermore, in DD-PS 2 45 965 a circuit arrangement for unidirectional Da Exchange of data presented via multiplexed input / output gates. There is a possibility speed, asynchronous or time-wise via intermediate address and data lines set processes to synchronize with different access algorithms. DE-OS 35 32 164 describes an arrangement with at least two participants and common dual-port RAM for optional access, with which the participants asynchronously in Connect. A prerequisite for the access control shown is a partial one multiplexed data and address bus of a subscriber and its separate Address / control signal for storing the addresses. The disadvantages of the mentioned solutions of the prior art consist mainly in a high level of circuit complexity and restrictions when determining the Clock frequency and areas of validity for memory access, which are the processing quality affect data transfer significantly.

Ziel der Erfindung ist es, ein Verfahren zur Datenübergabe zu schaffen, das mit geringem Aufwand realisierbar ist und eine Datenübertragung mit hoher Variabilität gewährleistet.The aim of the invention is to provide a method for data transfer that is low Effort can be realized and data transmission with high variability is guaranteed.

Es besteht daher die Aufgabe, ein Verfahren zur Datenübergabe zu entwickeln, das mit einer geringen Anzahl einfacher Baugruppen realisierbar ist und eine schnelle Datenübertra gung ermöglicht.There is therefore the task of developing a method for data transfer which is based on a small number of simple assemblies can be implemented and fast data transfer possible.

Zur Lösung dieser Aufgabe weist das erfindungsgemäße Verfahren zur Datenübergabe zwischen zwei Einheiten mit gemeinsamem Speicher, die auf einen gemeinsamen Datenpuf fer zugreifen, wobei eine der beiden Einheiten das Zugriffsrecht hat und dieses nach An forderung durch die andere Einheit innerhalb eines ersten Gültigkeitsbereiches, begrenzt durch die Datenhaltezeit abzüglich einer Speicheroperationszeit, abgibt, wobei die zweitge nannte Einheit das Speicherzugriffsrecht nach Ablauf eines zweiten Gültigkeitsbereiches wieder an die erstgenannte Einheit zurückgibt, folgende Verfahrensmerkmale auf:To achieve this object, the method for data transfer according to the invention has between two units with shared memory that share a data buffer fer access, whereby one of the two units has the access right and this according to An demand by the other unit within a first scope by the data hold time minus a storage operation time, the second named unit the memory access right after expiry of a second scope returns the following process features to the first named unit:

Der zweite Gültigkeitsbereich wird auf die für eine Speicheroperation notwendige Zeit re duziert, indem die Rückgabe des Speicherzugriffsrechts durch die zweite Einheit mit der Rückflanke des Speichersignals nach einer Byteoperation erfolgt.The second area of validity becomes re for the time required for a storage operation induced by the return of the memory access right by the second unit with the Trailing edge of the memory signal occurs after a byte operation.

Die erste Einheit gibt ein Speicherfreigabesignal an die zweite Einheit sowie die zweite Ein heit ein Speicheranforderungssignal an die erste Einheit aus. The first unit outputs a memory release signal to the second unit and the second on emits a memory request signal to the first unit.

Die Datenübertragung zwischen den Einheiten erfolgt je Transferrichtung über einen Speicherbereich, der bei Nichtbearbeitung durch die jeweilige Empfangseinheit in die nächst niedere Speicherebene geschaltet wird.The data transfer between the units takes place via a transfer direction Memory area which, if not processed by the respective receiving unit, moves into the next lower storage level is switched.

Vorteilhaft werden beim erfindungsgemäßen Verfahren im Falle der Realisierung der zwei ten Einheit als serielle Ein-/Ausgabe-Einheit die Daten von der ersten Einheit über einen Datenpuffer in der Form eines Datenrumpfes übernommen und zu einem serielle Daten protokoll mit Kennung und Sicherung steil aufbereitet und selbständig übertragen. Bei umgekehrter Datenrichtung wird das selbständig empfangene Datenprotokoll zu einem Datenrumpf verdichtet.Be advantageous in the method according to the invention if the two are implemented th unit as a serial input / output unit, the data from the first unit via a Data buffer in the form of a data body and taken over to serial data Protocol steeply prepared with identifier and security and transferred independently. If the data direction is reversed, the independently received data protocol becomes one Data trunk compressed.

Der Vorteil des erfindungsgemäßen Verfahrens besteht hauptsächlich in der überaus einfa chen Realisierungsmöglichkeit mit wenigen herkömmlichen Standardbaugruppen. Zusätzlich wird der Übertragungskomfort deutlich erhöht. Beide Einheiten können vorteilhafterweise mit voneinander unabhängigen Systemtaktfrequenzen arbeiten.The advantage of the method according to the invention is mainly that it is extremely simple Chen implementation option with a few conventional standard modules. In addition the transmission comfort is significantly increased. Both units can advantageously work with independent system clock frequencies.

Die allgemeine Form der Realisierung des erfindungsgemäßen Verfahrens zur Steuerung der Datenübergabe zwischen Einheiten über einen gemeinsamen Speicher wird an einem Aus führungsbeispiel aus dem Bereich der Datenübergabe in Funktionseinheiten mit Prozessor und intelligenter serieller I/O-Schnittstelle näher erläutert.The general form of implementing the method according to the invention for controlling the Data transfer between units through a shared memory is turned off management example from the field of data transfer in functional units with processor and intelligent serial I / O interface explained in more detail.

Dabei zeigen die zugehörigen Zeichnungen inThe associated drawings show in

Fig. 1 eine Konfiguration einer Funktionseinheit zur Realisierung des erfindungsgemäßen Verfahrens, Fig. 1 shows a configuration of a functional unit for realizing the method according to the invention,

Fig. 2 ein Signalschema und Fig. 2 is a signal scheme and

Fig. 3 ein Speicher - Interface. FIG. 3 shows a memory - Interface.

In der in Fig. 1 dargestellten Konfiguration ist eine Einheit 1 der Verarbeitungsprozessor und eine Einheit 2 der serielle Kommunikationscontroller einer Funktionseinheit 4. Im Schnittstellen- und Verarbeitungsblock der Einheit 2 werden die seriell einlaufenden Datenströme verarbeitet und byte-parallel an die Speichersteuerung übergeben bzw. von dieser übernommen, verarbeitet und seriell ausgegeben. Kernstück der Speichersteuerung ist eine Control-Logik 6, die über einen Anschluß zur Umschaltung der Betriebsart BA wahlweise einen Gültigkeitsbereich ll nach Anspruch 1 oder 2 (vgl. Fig. 2) realisiert. Ausgangspunkt für eine Speicheroperation der Einheit 2 ist eine Lese- oder Schreiboperation eines Daten-Latch 7 durch den Datentransfer zum oder vom Schnittstellen- und Verarbeitungsblock über die Control-Logik 6. Nach einer solchen Operation wird ein Speicherfreigabesignal SPF abgefragt. Bei für die Einheit 2 gesperrtem Speicherzugriff wird an die Einheit 1 ein Speicheranforderungssignal SPA gesendet und das Speicherfreigabesignal SPF weiter abgefragt. Nach Freigabe des Speicherzugriffs für Einheit 2 nach Umschalten von Speicherfreigabesignal SPF, welches innerhalb eines Gültigkeitsbe reiches l, der durch die für die Sende- oder Empfangsoperation eines Byte benötigte Zeit dauer abzüglich der Speicheroperationszeit und eines Sicherheitszuschlages bestimmt ist, erfolgen muß, werden Multiplexer MPX auf die internen Busse umgeschaltet und der Speicherzugriff durch Freigabe einer Speicheroperationssteuerung 8, die Signale CE, OE, WE generiert, ausgelöst. Ist der Speicherzugriff für Einheit 2 bereits bei der ersten Abfrage von Speicherfreigabe signal SPF erlaubt, wird der Speicherzugriff sofort wie im oben beschriebenen Ablauf aus gelöst. Ein Endsignal END für das Speicherzugriffsrecht der Einheit 2 wird je nach Einstel lung der Betriebsart mit dem Ende jeder Speicheroperation oder erst am Ende eines seriel len Datenblocks aus mehreren Byte generiert. Mit dem Endsignal END wird ein Speicher freigabe-Flipflop 9 rückgesetzt und damit der Zugriff für Einheit 1 wieder freigegeben. Als Koppelspeicher wird ein statischer RAM eingesetzt. In Fig. 3 sind außerdem Adreßsignale A_O bis A_x, Datensignale D_O bis D_y, eine Adreß steuerung 10 sowie Adreß-, Daten- und Steuerbus 11; 12 und 13 gekennzeichnet.In the configuration shown in FIG. 1, a unit 1 is the processing processor and a unit 2 is the serial communication controller of a functional unit 4 . In the interface and processing block of unit 2 , the serial incoming data streams are processed and transferred to the memory controller byte-parallel or taken over, processed and output serially. The heart of the memory controller is a control logic 6 , which optionally realizes a validity range II according to claim 1 or 2 (cf. FIG. 2) via a connection for switching over the operating mode BA. The starting point for a memory operation of the unit 2 is a read or write operation of a data latch 7 by the data transfer to or from the interface and processing block via the control logic 6 . After such an operation, a memory release signal SPF is requested. If memory access is blocked for unit 2 , a memory request signal SPA is sent to unit 1 and the memory release signal SPF is further queried. After releasing the memory access for unit 2 after switching over the memory release signal SPF, which must take place within a validity range l, which is determined by the time required for the send or receive operation of a byte minus the memory operation time and a security surcharge, multiplexers MPX on the internal buses are switched over and the memory access is triggered by the release of a memory operation control 8 which generates signals CE, OE, WE. If memory access for unit 2 is already allowed the first time the memory release signal SPF is queried, the memory access is triggered immediately as in the sequence described above. Depending on the setting of the operating mode, an end signal END for the memory access right of the unit 2 is generated at the end of each memory operation or only at the end of a serial data block from several bytes. With the end signal END, a memory release flip-flop 9 is reset and thus access for unit 1 is released again. A static RAM is used as coupling memory. In Fig. 3 are also address signals A _O to A _x , data signals D _O to D _y , an address control 10 and address, data and control bus 11 ; 12 and 13 marked.

Claims

1. A method for data transfer between two units with shared memory that access a shared data buffer, one of the two units having the access right and releasing this on request by the other unit within a first range of validity, limited by the data retention time minus a storage operation time, wherein the second named unit returns the memory access right to the first named unit after a second validity period, characterized in that
that the second area of validity (II) is reduced to the time required for a memory operation by the return of the memory access right by the second unit ( 2 ) with the trailing edge of the memory release signal (SPF) after a byte operation,
that the first unit (1) outputs a memory enable signal (SEN) to the second unit (2) and the second unit (2), a memory request signal (SPA) to the first unit (1)
and that the data transmission between the units ( 1 and 2 ) takes place in each transfer direction via a memory area which, when not processed, is switched to the next lower memory level by the respective receiving unit.

2. The method according to claim 1, characterized in that
that if the second unit ( 2 ) is implemented as a serial input / output unit, the data from the first unit ( 1 ) is taken over via a data buffer ( 3 ) in the form of a data body and processed into a serial data protocol with identifier and security part and transmitted independently and
that with the reverse data setup, the independently received data protocol is compressed into a data trunk.