DE4307565C2 - Flexible Adressierung für DRAMS - Google Patents
Flexible Adressierung für DRAMSInfo
- Publication number
- DE4307565C2 DE4307565C2 DE4307565A DE4307565A DE4307565C2 DE 4307565 C2 DE4307565 C2 DE 4307565C2 DE 4307565 A DE4307565 A DE 4307565A DE 4307565 A DE4307565 A DE 4307565A DE 4307565 C2 DE4307565 C2 DE 4307565C2
- Authority
- DE
- Germany
- Prior art keywords
- address
- memory
- dram
- chips
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Description
Die vorliegende Erfindung
befaßt sich mit der Adressierung
von dynamischen Speichern mit wahlfreiem Zugriff (DRAMS) und
betrifft eine Speichersteuerschaltung
nach dem Oberbegriff des Patentanspruchs 1.
Die Speicherkapazität von DRAM-Chips hat ständig zugenommen.
Die neueste Generation von DRAM-Chips ist in der Lage, 16
Megabit (Mb) Informationen zu speichern. Die 16 Megabit-Chips
sind in zwei verschiedenen Ausführungsformen erhält
lich. Die erste Ausführungsform verwendet ein symmetrisches
Adressierungsschema, das im wesentlichen demjenigen gleicht,
welches bei den DRAMs mit geringerer Kapazität verwendet
wird. Bei einem symmetrischen Adressierungsschema gleicht
die Anzahl der für eine Reihenadresse verwendeten Bits der
Anzahl der für eine Spaltenadresse verwendeten Bits. Daher
verwendet beispielsweise ein 1-Mb-DRAM eine 9-Bit (Reihen
adresse) mal 9-Bit (Spaltenadresse)-Adresse, während ein
4-Mb-DRAM eine 10-Bit mal 10-Bit-Adresse verwendet. Ein
symmetrisches 16-Mb-DRAM verwendet eine 11-Bit mal
11-Bit-Adresse.
Jedoch verwendet die andere Ausführungsform des 16-Mb-DRAM-Chips
ein unsymmetrisches Adressierungsschema (d. h. ein
Schema, bei dem die Anzahl der Bits, die für die Reihen
adresse verwendet werden, von der Anzahl der Bits abweichen,
die für die Spaltenadresse verwendet werden). Insbesondere
verwendet diese Art eines Chips eine 12-Bit-Reihenadresse
mal 10-Bit-Spaltenadresse. Daher verwenden die beiden Arten
der 16-Mb-DRAM-Chips beide eine 22-Bit-Adresse, obwohl sie
unterschiedliche Adressierungsschemen verwenden.
Die 16-Mb-DRAM-Chips erfordern eine Spaltenadresse und eine
Reihenadresse, um einen einzigen Speicherort festzu
legen. Die Reihenadresse und die Spaltenadresse werden in
die DRAM-Chips über gemeinsame Adressleitungen gemultiplext.
Es werden sowohl eine Reihenadresse als auch eine Spalten
adresse benötigt, da DRAMs als Speichermatrix mit Reihen und
Spalten organisiert sind. Die Reihenadresse legt die Reihe
innerhalb der Matrix fest, während die Spaltenadresse eine
Spalte innerhalb der Matrix definiert. Jeder Ort wird durch
eine eindeutige Kombination einer Spaltenadresse und einer
Reihenadresse festgelegt.
Momentan ist es schwierig, beide Arten von 16-Mb-DRAM-Chips
innerhalb des gleichen Speicheruntersystemes zu verwenden.
Speichermodule, welche vielfache DRAM-Chips enthalten, lie
fern typischerweise an die Speichersteuerung Bit-Codes, die
auf dem Modul fest verdrahtet sind. Die Bit-Codes liefern
eine Information über die Größe des Modules, die Geschwin
digkeit der DRAM-Chips sowie weitere wichtige Informationen.
Unglücklicherweise liefern diese Codes keine Unterscheidung
zwischen den beiden Arten von 16-Mb-DRAM-Chips. Daher weiß
das System nicht, ob ein Speichermodul identifiziert worden
ist, welches 16-Mb-DRAM-Chips des ersten oder des zweiten
Types enthält. Daher werden die Datenverarbeitungssysteme
derart ausgelegt, daß sie lediglich einen der beiden Typen
von DRAM-Chips verwenden, wobei die Speichersteuerung derart
entworfen ist, daß sie den ausgewählten Typ der 16-Mb-DRAM-Chips
adressiert.
Aus der US 50 21 951 ist eine Speichersteuerschaltung der
oben genannten Art bekannt.
Die DE 40 27 205 A1 betrifft die Adressierung unterschied
licher Speicherelemente. Dieses bekannte Systems zum Zufüh
ren einer Adresse an eine Speichereinheit umfaßt einen Ad
reß-Steuerabschnitt, der die Zufuhr einer Speicheradresse zu
einer Speicherkarte steuert. An den Adress-Steuerabschnitt
wird eine Adresse angelegt, die über Auswahlvorrichtungen an
die jeweiligen Speicherkarten angelegt wird. Mittels der
Auswahlvorrichtungen erfolgt eine Abbildung der Adresse in
die jeweiligen Reihen- bzw. Spaltenadressen. Die ausge
wählten Reihen- bzw. Spaltenadressen werden auf entsprechen
den Leitungen gemultiplext. Ferner wird mittels des Zeitga
begenerators ein Auswahlsignal erzeugt, anhand dem entweder
Reihen- oder Spaltenadressen ausgewählt werden. Das System
umfaßt eine Auswahlvorrichtung. Die Auswahl der entsprechen
den Reihen- und Spaltenadressen an die Speicherkarten er
folgt abhängig von dem an der Auswahlvorrichtung anliegenden
Steuersignal. Die Funktion der Adress-Steuerschaltung erfor
dert es, daß das Adressformat der Speicherelemente vor dem
Anlegen der Adresse an diese bekannt ist, so daß eine Aus
wahl der entsprechenden Adressbits erfolgen kann.
Ausgehend von diesem Stand der Technik liegt der Erfindung
daher die Aufgabe zugrunde, eine Speichersteuerschaltung der
eingangs genannten Art so weiterzubilden, daß eine automa
tische Anpassung an DRAM-Speicher-Chips unterschiedlicher
Bauweisen erreicht wird.
Diese Aufgabe wird durch eine Speichersteuerschaltung nach
Anspruch 1 gelöst.
Gemäß einem Aspekt der Erfindung wird eine Speichersteuerung
zur Verwendung in einem Datenverarbeitungssystem geschaffen.
Das Datenverarbeitungssystem umfaßt einen Mikroprozessor,
welcher eine Speicherzugriffsanforderung für einen Speicher
block erzeugt. Jede Speicherzugriffsanforderung umfaßt eine
physikalische Adresse für den Speicherblock, auf den zuge
griffen werden soll. Das Datenverarbeitungssystem umfaßt
ferner einen Speicher, der durch die Speichersteuerung ange
steuert wird. Die Speichersteuerung spricht auf die Spei
cherzugriffsanforderung an. Der Speicher umfaßt mehrere
Speicherbausteine der gleichen Speicherkapazität, welche
Speicherbausteine eines ersten Types umfassen können, welche
ein symmetrisches Adressierungsformat erfordern, und Spei
cherbausteine eines zweiten Types umfassen können, die ein
unsymmetrisches Adressierungsformat benötigen.
Die Speichersteuerung umfaßt eine Einrichtung zum Tabellie
ren der Adress-Bits einer jeden Speicherzugriffsanforderung
in eine Reihenadresse und in eine Spaltenadresse. Die Spei
chersteuerung umfaßt gleichfalls eine Einrichtung zum Multi
plexen der Reihenadresse und der Spaltenadresse auf einen
Satz von Adressleitungen zum Adressieren des Speichers.
Die Speicherbausteine sind vorzugsweise dynamische Speicher
chips mit wahlfreiem Zugriff, wie beispielsweise
16-Mb-DRAM-Speicherchips. Die Speicherchips können als sog. SIMMs
(single in-line memory modules) organisiert sein. Ferner
kann wenigstens ein zusätzliches Speicherchip mit abweichen
der Speicherkapazität in dem Speicher enthalten sein. Bei
einem bevorzugten Ausführungsbeispiel sind die ersten Spei
cherbausteine 16-Mb-DRAMs, die eine 12-Bit-Reihenadresse und
eine 10-Bit-Spaltenadresse benötigen. Die zweiten Speicher
bausteine sind 16-Mb-DRAMs, die eine 11-Bit-Reihenadresse
und eine 11-Bit-Spaltenadresse erfordern. Die Tabellierungs
einrichtung erzeugt vorzugsweise eine 12-Bit-Reihenadresse
und eine 11-Bit-Spaltenadresse. Jegliches weitere Bit der
Reihenadresse oder der Spaltenadresse wird durch die Spei
cherbausteine ignoriert. Vorzugsweise wird wenigstens ein
Bit der physikalischen Adresse sowohl in die Reihenadresse
als auch in die Spaltenadresse abgebildet bzw. tabellarisch
aufgeteilt. Daher kann die Speichersteuerung gemäß der vor
liegenden Erfindung Speicherbausteine adressieren, die eine
symmetrische Adressierung erfordern, sowie Speicherbausteine
adressieren, die eine unsymmetrische Adressierung erfordern,
ohne daß es erforderlich wäre, die Art des Speicherbaustei
nes zu kennen, der innerhalb des Speichers vorliegt.
Nachfolgend werden unter Bezugnahme auf die beiliegenden
Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm eines Datenverarbeitungssystemes,
welches sich zur Durchführung eines bevorzugten
Ausführungsbeispieles der vorliegenden Erfindung
eignet;
Fig. 2 ein detaillierteres schematisches Diagramm eines
Speicheruntersystemes des in Fig. 1 gezeigten Da
tenverarbeitungssystemes;
Fig. 3 eine detailliertere Darstellung eines SIMM inner
halb des Speicheruntersystemes gemäß Fig. 2;
Fig. 4 eine schematische Darstellung eines Teiles eines in
Fig. 1 gezeigten Registers;
Fig. 5 eine schematische Darstellung einer Adressierungs
einheit der in Fig. 1 gezeigten Speichersteuerung;
Fig. 6a-6d unterschiedliche Adressformate für unter
schiedliche Arten von DRAM-Chips;
Fig. 7 ein schematisches Diagramm eines RAM-Adressgene
rators, wie dieser in Fig. 5 dargestellt ist; und
Fig. 8 ein Diagramm zur Darstellung der Abbildung einer
Adresse auf einen Bus zu einer Reihenadresse und
einer Spaltenadresse für 16-Mb-Chips.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Er
findung wird nachfolgend unter Bezugnahme auf die Zeichnun
gen erläutert. Die Erfindung betrifft ein Speicherunter
system, welches mit 1-Mb-, 4-Mb- und 16-Mb-DRAM-Speicher
modulen arbeitet. Jedes Speichermodul enthält mehrere
DRAM-Chips. Das Speicheruntersystem ermittelt, welche Größe das
Speichermodul hat, auf das durch die jeweilige Speicherzu
griffsanforderung zugegriffen werden soll, und erzeugt eine
geeignete Adresse, die an das Modul weitergeleitet wird. Die
Speichersteuerung erzeugt Adressen, die gleichermaßen gut
für den Zugriff auf symmetrisch adressierte 16-Mb-DRAM-Chips
wie auch auf unsymmetrisch adressierte DRAM-Chips arbeiten.
Fig. 1 zeigt ein Datenverarbeitungssystem 10, welches zur
Implementierung der vorliegenden Erfindung geeignet ist. Das
Datenverarbeitungssystem 10 umfaßt einen Mikroprozessor 12,
welcher die Aktivitäten des Datenverarbeitungssystems lei
tet. Der Mikroprozessor 12 greift auf einen programmierbaren
Festwertspeicher (PROM) 26 zu, welcher den Initialisie
rungs-Routinen-Code für die Ausführung des Hochstartens des
Datenverarbeitungssystemes speichert. Das Datenverarbei
tungssystem 10 umfaßt ein Speicheruntersystem, welches eine
Speichersteuerung 16 und einen Speicher 20 umfaßt. Die
Speichersteuerung 16 steuert den Zugriff auf den Speicher
20. Die Speichersteuerung 16 enthält eine Anzahl von Kompo
nenten, einschl. Registern 21, einem Steuersignalgenerator
25 und einer Adresseinheit 23. Das Register 21 wird verwen
det, um Steuerinformationen und Statusinformationen zu
speichern. Der Signalgenerator 25 wird verwendet, um Steuer
signale zu erzeugen, die an den Speicher 20 weitergeleitet
werden. Die Adressierungseinheit 23 erzeugt Adressen, die an
den Speicher 20 angelegt werden.
Das Datenverarbeitungssystem 10 umfaßt ferner ein
Eingabe/Ausgabe-Untersystem mit einer Eingabe/Ausgabe-Steuerung 18
und Eingabe/Ausgabe-Schaltungen 22. Die
Eingabe/Ausgabe-Steuerung steuert den Nachrichtenaustausch mit den
Eingabe/Ausgabe-Schaltungen 22. Die Eingabe/Ausgabe-Schaltungen um
fassen ein PROM 26. Der Mikroprozessor 12, das PROM 26, die
Speichersteuerung 16 und die Eingabe/Ausgabe-Steuerung 18
sind sämtlich mit einem gemeinsamen Bus 24 verbunden. Der
Bus 24 dient als Nachrichtenweg zwischen Komponenten 12, 16,
18 und 24.
Fig. 2 ist ein detaillierteres schematisches Diagramm des
Speicheruntersystems. Ein Adressbus 28 überträgt Adressen
von der Speichersteuerung 16 zu dem Speicher 20. Ein Daten
bus 30 überträgt Daten zwischen einem Speicher 20 und der
Speichersteuerung 16. Die Speichersteuerung 16 erzeugt eine
Anzahl von Steuersignalen für den Speicher 20 durch den
Steuersignalgenerator 25. Insbesondere werden Spaltenadres
senabtastsignale (CAS = column address strobe) CAS0, CAS1
und Reihenadressenabtastsignale (RAS = row address strobe)
RAS0, RAS1, RAS2, RAS3, RAS4, RAS5, RAS6 und RAS7, welche
durch die Speichersteuerung 16 zur Verfügung gestellt
werden. Die CAS0- und CAS1-Signale werden verwendet, um die
Spaltenadressen in den DRAM-Chips des Speichers 20 abzu
tasten. In ähnlicher Weise werden die RAS0- bis RAS7-Signale
verwendet, um die Reihenadressen in den DRAM-Chips des
Speichers 20 abzutasten. Bevor auf irgendeinen Ort innerhalb
des Speichers 20 zugegriffen werden kann, müssen dessen
Spaltenadressen und Reihenadressen in die DRAM-Chips unter
Verwendung der CAS- und RAS-Signale eingetastet werden.
Letztlich wird ein Schreibfreigabesignal (WE = write enable
Signal) durch die Speichersteuerung erzeugt, um ein Ein
schreiben von Daten in die DRAM-Chips des Speichers 20 zu
ermöglichen.
Der Speicher 20 umfaßt eine Anzahl von Treibern 27, welche
das CAS0-Signal, das CAS1-Signal, die RAS0- bis RAS7-Signale
und die Adressen auf dem Adressbus 28 empfangen und treiben.
Der Speicher 20 umfaßt acht Schlitze (nicht dargestellt), in
die die Speichermodule eingesetzt werden können. Jeder
Schlitz hält ein einziges Speichermodul. Eine Bedienungs
person des Systems 10 hat die Möglichkeit, die Schlitze zu
belegen, falls eine passende Anwendung für einen speziellen
Anwendungsfall erkannt wird. Fig. 2 zeigt eine Situation,
bei der ein jeder von acht Schlitzen vollständig mit
SIMM-Speichermodulen besetzt ist. Die SIMMs sind an sich bekannte
Industriestandardmodule. Das bevorzugte Ausführungsbeispiel
arbeitet mit X36-ECC-SIMMs. Der Schlitz Null ist mit dem
SIMM 1a besetzt. Der Schlitz eins ist mit dem SIMM 1b be
setzt. Der Schlitz zwei ist mit dem SIMM 2a besetzt und der
Schlitz drei ist mit dem SIMM 2b besetzt. Der Schlitz vier
ist mit dem SIMM 3a besetzt. Der Schlitz fünf ist mit dem
SIMM 3b besetzt. Der Schlitz sechs ist mit dem SIMM 4a be
setzt. Letztendlich ist der Schlitz sieben mit dem SIMM 4b
besetzt. Die SIMMs werden als Paare 1a, 1b; 2a, 2b; 3a, 3b;
sowie 4a, 4b adressiert. Die SIMMs des jeweiligen Paares
(wie beispielsweise die SIMMs 1a und 1b) sind verbunden, um
die gleichen RAS- und CAS-Signale zu empfangen. Der Datenbus
30 ist mit jedem Paar von SIMMs derart verbunden, daß die
Bits 0 bis 31 mit dem ersten SIMM innerhalb des Paares und
die Bits 32 bis 71 mit dem zweiten SIMM innerhalb des Paares
verbunden sind.
Jedes SIMM kann bis zu 18 DRAM-Chips umfassen. Diese Chips
können beispielsweise 1 Mb-Chips, 4 Mb-Chips oder 16
Mb-Chips umfassen. Jedoch haben sämtliche Chips auf einem
einzigen SIMM die gleiche Speicherkapazität. Daher kann ein
SIMM entweder nur ein Mb-Chips oder nur 4 Mb-Chips oder nur
16 Mb-Chips haben. Ferner müssen innerhalb eines SIMMs mit
16 Mb-DRAM-Chips sämtliche DRAM-Chips vom gleichen Typ sein
(d. h. entweder verwenden sämtliche 16 Mb-Chips die gleiche
symmetrische Adressierung oder die gleiche unsymmetrische
Adressierung). Ferner müssen die paarweise angeordneten
SIMMs jeweils Chips der gleichen Speicherkapazität haben.
Jedes SIMM kann entweder vollständig besetzt oder halb be
setzt sein. Ein vollständig besetztes SIMM umfaßt 9
DRAM-Chips auf jeder seiner Seiten (d. h. insgesamt 18
DRAM-Chips). Ein halb besetztes SIMM umfaßt lediglich 9
DRAM-Chips auf einer einzigen Seite. Auf der anderen Seite des
SIMM gibt es keine DRAM-Chips.
Die DRAM-Chips auf den entsprechenden Seiten eines jeden der
paarweise angeordneten SIMMs bilden eine DRAM-Bank. Bei
spielsweise bilden die DRAM-Chips auf einer Seite der SIMMs
1a und 1b die DRAM-Bank 0. Die DRAM-Chips auf der anderen
Seite der SIMMs 1a und 1b bilden die DRAM-Bank 1. Ent
sprechend umfassen die SIMMs 2a und 2b die DRAM-Banken 2 und
3; die SIMMs 3a und 3b die DRAM-Banken 4 und 5; und die
SIMMs 4a und 4b die DRAM-Banken 6 und 7.
Fig. 3 ist ein detaillierteres schematisches Diagramm des
SIMM 1a. Die SIMMs 1b, 2a, 2b, 3a, 3b, 4a und 4b haben die
gleiche Bauweise. Das SIMM 1a umfaßt Chips für die DRAM-Bank
0 und die DRAM-Bank 1. Die Datenleitungen der DRAM-Banken 0
und 1 sind an den Datenbus 30 angeschlossen. In ähnlicher
Weise werden die Adressleitungen der DRAM-Banken 0 und 2 an
den Adressbus 28 angeschlossen. In Abhängigkeit von der
Größe der DRAM-Chips, welche innerhalb des SIMM 1a vorge
sehen sind, kann der Adressbus eine Adresse zwischen 9 und
12 Bit übertragen. Die DRAM-Bank 0 empfängt das RAS0-Signal
sowie das CAS0-Signal. Die DRAM-Bank 1 empfängt das RAS1-Signal
sowie das CAS1-Signal. Beide DRAM-Banken 0 und 1 sind
gleichfalls angeschlossen, um das Schreibfreigabesignal
(WE-Signal) von der Speichersteuerung 16 zu empfangen.
Die Speicherkapazität der DRAM-Chips innerhalb der SIMMs 1a,
1b, 2a, 2b, 3a, 3b, 4a und 4b ist als Speichermatrix mit
Reihen und Spalten organisiert. Die RAS-Signale tasten eine
Reihenadresse innerhalb des DRAM-Chips ab. Die RAS0- bis
RAS7-Signale werden gleichfalls verwendet, um eine bestimmte
DRAM-Bank zu aktivieren. Insbesondere bleiben die DRAM-Chips
innerhalb einer Bank in einem Wartezustand, bis ein
RAS-Signal empfangen wird. Das RAS-Signal bringt die DRAM-Chips
der Bank in einen aktiven Zustand.
Der Zugriff auf den Speicher 20 wird durch ein geeignetes
Anliegen der RAS-, CAS- und Adress-Signale durchgeführt.
Beispielsweise sei angenommen, daß eine Anforderung zum
Lesen eines Speicherortes innerhalb eines Speichers 20 er
folgt. Die Reihenadresse wird auf den Adressbus 28 gegeben,
woraufhin ein geeignetes Signal aus den RAS0- bis RAS7-Sig
nalen angelegt wird, um die DRAM-Bank, die in dieser Reihe
enthalten ist, zu aktivieren. Beispielsweise sei angenommen,
daß die Reihenadresse innerhalb der DRAM-Bank 0 enthalten
sei. Das RAS0-Signal tastet die Adresse auf dem Adressbus 28
in das SIMM 1a und in das SIMM 1b. Daraufhin wird eine Spal
tenadresse an den Adressbus 28 angelegt, woraufhin ein
CAS-Signal die Spaltenadresse in die DRAM-Banken eintastet. Le
diglich diejenige DRAM-Bank, die durch das RAS-Signal ak
tiviert worden ist, verwendet die Spaltenadresse, die durch
das CAS-Signal eingetastet wird. Bei dem oben diskutierten
Beispiel wird das CAS0-Signal zum Eintasten der Spalten
adresse in die DRAM-Chips der Bank 0 verwendet. Die inner
halb des durch die Reihenadresse und die Spaltenadresse
spezifizierten Speicherortes gespeicherten Daten innerhalb
jedes der 18 DRAMs der DRAM-Bank 0 werden ausgangsseitig an
den Datenbus 30 angelegt. Da jeder DRAM-Chipeintrag eine
Länge von 4 Bits hat, erzeugen die 18 Chips 72 Bits auf dem
Datenbus 30. Eine Schreiboperation ist ähnlich mit Ausnahme
der Tatsache, daß das Schreibfreigabesignal bestätigt sein
muß, und daß die Daten auf dem Datenbus 30 in den adressier
ten Speicherort eingeschrieben werden.
Um zu verstehen, wie Reihenadressen und Spaltenadressen
erzeugt werden, ist es erforderlich, die Komponenten der
Speichersteuerung 16 zu diskutieren. Die Register 21 der
Speichersteuerung 16 halten Status- und Steuer-Informatio
nen. Wie dies in Fig. 4 gezeigt ist, umfassen die Register
21 Start-Adress-Register 0 bis 7 und Register 0 bis 7 vom
DRAM-Typ. Die Start-Adress-Register 0 bis 7 speichern die
Start-Adresse für jede DRAM-Bank innerhalb des Speichers 20
(Fig. 2). Die Register 0 bis 7 vom DRAM-Typ halten einen
Typindikator, welcher den Typ des DRAM-Chips (d. h. 1 Mb, 4
Mb und 16 Mb) angibt, welche innerhalb der spezifizierten
DRAM-Bank enthalten sind. Die Register 0 bis 7 vom DRAM-Typ
treffen keine Unterscheidung zwischen den 16-Mb-DRAM-Chips,
welche eine symmetrische Adressierung verwenden, und den
16-Mb-DRAM-Chips, welche eine unsymmetrische Adressierung
verwenden. Beide werden lediglich als 16-Mb-DRAM-Chips durch
die Register 0 bis 7 vom DRAM-Typ angesehen. Für Fachleute
ist es offenkundig, daß die in Fig. 4 gezeigte physikalische
Implementierung lediglich beispielshaft ist und daß andere
Ausgestaltungen gleichfalls denkbar sind. Beispielsweise
können einige der Register kombiniert werden, um den Wir
kungsgrad zu verbessern.
Die Start-Adressen-Register 0 bis 7 und die Register 0 bis 7
vom DRAM-Typ werden bei Hochstarten des Systemes mit Daten
geladen. Insbesondere wird bei dem Hochstarten bzw. Hoch
fahren des Systemes der Mikroprozessor 12 (Fig. 1) dazu
veranlaßt, eine Initialisierungs-Routine auszuführen, die
innerhalb des PROM 26 gespeichert ist. Die SIMMs 1a, 1b, 2a,
2b, 3a, 3b, 4a und 4b haben jeweils einen Satz von Pins zum
Erfassen des Vorhandenseins, welche die Speicherkapazität
innerhalb des SIMM und den Typ der DRAM-Chips innerhalb des
SIMM angeben (d. h. 1-Mb-Chips, 4-Mb-Chips oder 16-Mb-Chips).
Unter Verwendung dieser Informationen, die von den Pins zum
Erfassen des Vorhandenseins abgeleitet werden, führt der
Mikroprozessor die Initialisierungs-Routine aus, um die
Start-Adressen für jede DRAM-Bank und um die Typen der DRAMs
innerhalb der jeweiligen Banken zu ermitteln. Diese Infor
mationen werden dann in die Start-Adressen-Register 0 bis 7
und in die Register 0 bis 7 des DRAM-Types geladen.
Die Informationen in den Start-Adress-Registern 0 bis 7 und
in den DRAM-Typ-Registern 0 bis 7 werden von der Adress
einheit 23 (Fig. 1) verwendet, um Reihenadressen und um
Spaltenadressen zu bilden. Fig. 5 zeigt die Adresseinheit 23
in detaillierterer Darstellung. Die Adresseinheit 23 umfaßt
ein Register 32 zum Speichern der hereinkommenden physikali
schen Adresse von dem Bus 24 (Fig. 1). Die physikalische
Adresse wird durch den Mikroprozessor 12 an den Bus 24 an
gelegt. Die physikalische Adresse, die in dem Register 32
gespeichert wird, wird an einen RAM-Adressgenerator 36 und
an einen Adresskomparator 34 weitergeleitet. Der Adress
komparator 34 vergleicht die physikalische Adresse mit jeder
der Start-Adressen für die DRAM-Banken 0 bis 7. Die Bank-
Start-Adressen werden in den Start-Adress-Registern 0 bis 7
(Fig. 4) gespeichert. Die ausgewählte Bank ist diejenige
Bank, welche die größte Start-Adresse unter den Start-Adres
sen der Banken hat, die kleiner als die physikalische Adres
se ist. Der Adresskomparator 34 erzeugt ein Bankauswahl
signal, welches die ausgewählte Bank anzeigt. Das Bankaus
wahlsignal wird eingangsseitig dem Steuersignalgenerator 25
zugeführt, welcher das Bankauswahlsignal bei der Erzeugung
der Steuersignale verwendet und wird ferner dem RAM-Adress
generator 36 zugeführt.
Der RAM-Adressgenerator 36 erzeugt Adressen, die den
SIMM-Modulen des Speichers 20 zugeführt werden. Der RAM-Adress
generator empfängt Adressen von dem Register 32 als Ein
gangssignal zusammen mit verschiedenen weiteren Eingangs
signalen. Insbesondere wird das durch die Adresskomparatoren
34 erzeugte Bankauswahlsignal eingangsseitig dem RAM-Adress
generator 36 zugeführt. Ferner empfängt der RAM-Adressgene
rator 36 von den DRAM-Typ-Registern eine Anzeige des Types
der DRAM-Chips, die innerhalb der ausgewählten Bank ent
halten sind. Letztlich empfängt der RAM-Adressgenerator 36
ein Reihen/Spalten-Auswahlsignal, das anzeigt, ob eine
Reihenadresse oder eine Spaltenadresse erzeugt werden muß.
Dieses Ausgangssignal wird durch eine weitere logische
Schaltung innerhalb der Speichersteuerung 16 erzeugt.
Um die Betriebsweise des RAM-Adressgenerators 36 zu ver
stehen, ist es erforderlich, die verschiedenen Adressformate
zu betrachten, die innerhalb des Datenverarbeitungssystems
10 (Fig. 1) verwendet werden können. Wie oben diskutiert
worden ist, können DRAM-Chips von unterschiedlichen Größen
innerhalb der SIMM-Module des Speichers 20 verwendet werden.
Insbesondere können 1 Mb-DRAM-Chips, 4 Mb-DRAM-Chips
und/oder 16 Mb-DRAM-Chips verwendet werden. Fig. 6a zeigt die
Abbildung oder Zuordnung einer Adresse, die durch den Mikro
prozessor 12 (Fig. 1) an den Bus 24 angelegt wird, in eine
bzw. zu einer Reihenadresse und in eine bzw. zu einer Spal
tenadresse für 1 Mb-DRAM-Chips. In diesem Fall ist die
Adresse eine 9-Bit-Reihenadresse mal 9-Bit-Spaltenadresse.
Die Bits 11 bis 19 (Fig. 6a) der Adresse auf dem Bus legen
die Reihenadresse fest, während die Bits 20 bis 28 die
Spaltenadresse festlegen.
Fig. 6b zeigt die Adresszuordnung für eine Adresse auf dem
Bus 24 (Fig. 1) in eine Reihenadresse und in eine Spalten
adresse für 4-Mb-DRAM-Chips. Die Adresse ist eine 10-Bit mal
10-Bit-Adresse. Die Reihenadresse wird durch die Bits 10 bis
19 (Fig. 6b) der Adresse auf dem Bus 24 festgelegt, während
die Spaltenadresse durch das Bit 9 und die Bits 20 bis 28
festgelegt wird. Das Bit 9 ist das höherwertige Bit der
Spaltenadresse.
Fig. 6c zeigt die Adresszuordnung für eine Adresse auf dem
Bus 24 (Fig. 1) in eine Reihenadresse und eine Spaltenadres
se für 16-Mb-DRAM-Chips, welche eine symmetrische Adressie
rung verwenden. Die Adresse für derartige Chips ist eine
11 mal 11-Bit-Adresse. Die Reihenadresse wird durch die Bits 9
bis 19 (Fig. 6c) der Adresse auf dem Bus 24 (Fig. 1) fest
gelegt, während die Spaltenadresse durch die Bits 7, 8, 20
bis 28 (Fig. 6c) festgelegt wird. Die Bits 7 und 8 sind
höherwertige Bits der Spaltenadresse.
Fig. 6d zeigt die Adresszuordnung für eine Adresse auf dem
Bus 24 (Fig. 1) in eine Reihenadresse und eine Spaltenadres
se für 16-Mb-DRAM-Chips, welche eine unsymmetrische Adres
sierung verwenden. In diesem Fall ist die Adresse eine
12-Bit mal 10-Bit-Adresse. Die Reihenadresse wird durch die
Bits 8 bis 19 der Adresse (Fig. 6d) auf dem Bus 24 festge
legt, während die Spaltenadresse durch die Bits 7 und 20 bis
28 (Fig. 6d) festgelegt wird. Das Bit 7 ist das höherwertige
Bit der Spaltenadresse.
Der Adressgenerator 36 (Fig. 5) muß sämtlichen möglichen
Adressformaten Rechnung tragen (d. h. den Formaten, die in
den Fig. 6a bis 6d gezeigt sind). Der RAM-Adressgenerator 36
erreicht dieses Ziel unter Verwendung der in Fig. 7 gezeig
ten Schaltung. Der RAM-Adressgenerator 36 umfaßt eine
DRAM-Typ-Register-Auswahlschaltung 51, die das Bankauswahlaus
gangssignal von dem Adresskomparator 34 (Fig. 5) empfängt,
um das auszuwählende Register festzulegen. Die
DRAM-Typ-Register-Auswahlschaltung 51 (Fig. 7) erzeugt ausgangsseitig
ein Registerauswahlsignal, welches einem der DRAM-Typ-Re
gister 0 bis 7 zugeführt wird, welches derjenigen Bank zu
geordnet ist, die durch das Bankauswahlsignal ausgewählt
wird. Der RAM-Adressgenerator 36 umfaßt eine Auswahlschal
tung 50 und einen Multiplexer 56. Die Auswahlschaltung 50
empfängt die physikalische Adresse von dem Register 32 und
wählt aus, welches der Bits in der physikalischen Adresse an
die Reihenadresse 52 weitergeleitet wird, welches der Bits
an die Spaltenadresse 54 weitergeleitet wird oder weder in
der Reihenadresse noch in der Spaltenadresse verwendet wird.
Das DRAM-Typ-Signal von dem ausgewählten DRAM-Typ-Register
zeigt den Typ des zu adressierenden DRAM-Chips an (d. h. ein
1 Mb-, ein 4 Mb-, oder ein 16-Mb-DRAM-Chip) und steuert die
Auswahl, welche durch die Auswahlschaltung 50 durchgeführt
wird. Der Multiplexer 56 ermittelt daraufhin, ob die Reihen
adresse 52 und die Spaltenadresse 54 ausgangsseitig an dem
Adressbus 28 erzeugt wird. Die Auswahl der Reihenadresse 52
und der Spaltenadresse 54 wird durch das Reihen/Spalten-Aus
wahleingangssignal für den Multiplexer 56 festgelegt.
Falls das DRAM-Typ-Eingangssignal für die Auswahlschaltung
50 anzeigt, daß die Adresse für 1 Mb-DRAM-Chips bestimmt
ist, so bilden die Bits 11 bis 19 der von der Auswahlschal
tung 50 empfangenen Adresse die Bits 3 bis 11 der Reihen
adresse 52 und die Bits 20 bis 28 des Adresseingangssignales
für die Auswahlschaltung 50 die Bits 3 bis 11 der Spalten
adresse 54. Mit anderen Worten bewirkt die Auswahlschaltung
50 eine Zuordnung der in Fig. 6a gezeigten Adressen. Falls
das DRAM-Typ-Eingangssignal anzeigt, daß die Adresse für
4-Mb-DRAM-Chips bestimmt ist, wird die Adresse in analoger
Weise in der in Fig. 6b gezeigten Art zugeordnet.
Wenn jedoch das DRAM-Typ-Bit anzeigt, daß die Adresse für
16-Mb-DRAM-Chips bestimmt ist, so kann die Adresse entweder
in der in Fig. 6c oder in der in Fig. 6d gezeigten Art zu
geordnet werden. Daher wird die Zuordnung in der in Fig. 8
gezeigten Art derart durchgeführt, daß das System nicht be
rücksichtigen muß, ob die 16-Mb-DRAM-Chips eine symmetrische
oder eine unsymmetrische Adressierung benötigen. Insbesonde
re wird die Adresse 60 von dem Register 32 in eine Reihen
adresse 52 und in eine Spaltenadresse 54 abgebildet. Die
Reihenadresse 52 hat 12 Bits (0 : 11), während die Spalten
adresse 54 ebenfalls 12 Bits (0 : 12) hat. Tatsächlich hat die
Spaltenadresse jedoch lediglich 11 Bits (d. h. die Bits
1 : 11). Das Bit 0 wird niemals benutzt. Die Reihenadresse 52
wird aus Bit 8 und Bits 9 bis 19 der Adresse 60 gebildet.
Das Bit 8 wird in die höherwertige Bit-Position 0 der
Reihenadresse 52 abgebildet. Die restlichen Bits 9 bis 19
der Adresse 60 werden in die Bits 1 bis 11 der Reihenadresse
52 abgebildet.
Die Spaltenadresse 54 wird durch Abbildung der Bits 7, 8, 20
bis 28 der Adresse 60 auf dem Bus 24 (Fig. 1) in die Spal
tenadresse gebildet. Das Bit 8 der Adresse 60 (Fig. 8) wird
in die zweithöchstwertige Position 1 der Spaltenadresse 54
abgebildet. Das Bit 7 wird in die nächsthöchstwertige Posi
tion 2 der Spaltenadresse 54 abgebildet. Die Bits 20 bis 28
der Adresse 60 werden in die verbleibenden niedrigwertigen
Bit-Positionen 3 bis 11 der Spaltenadresse 54 abgebildet.
Die Reihenadresse 52 und die Spaltenadresse 54 werden den
beiden Eingängen des Multiplexers 56 zugeführt. Die Reihen
adresse und die Spaltenadresse, die auf diese Weise erzeugt
werden, können an ein jedes der 16-Mb-DRAM-Chips innerhalb
des Speichers angelegt werden.
Um zu verstehen, wie die Reihenadresse 52 und die Spalten
adresse 54 an jeden der Speicherchips angelegt werden kön
nen, ist es hilfreich, die Adressabbildung zu untersuchen,
die in den Fig. 6c bis 6d gezeigt ist. Für die 16-Mb-DRAMs,
die eine symmetrische Adressierung (Fig. 6c) verwenden,
werden 11 Bits von der Reihenadresse 52 (Fig. 8) und 11 Bits
von der Spaltenadresse 54 verwendet. Demgemäß wird das Bit 0
in der Reihenadresse und das Bit 0 in der Spaltenadresse 54
durch die 16-Mb-DRAM-Chips, welche eine symmetrische
Adressierung verwenden, ignoriert. Die 16-Mb-Chips, die eine
unsymmetrische Adressierung (vergleiche Fig. 6d) verwenden,
verwenden alle 12 Bits der Reihenadresse 52 (Fig. 8), jedoch
lediglich 10 Bits der Spaltenadresse 54. Daher werden die
Bits 0 und 1 der Spaltenadresse 54 durch diese unsymmetri
schen 16-Mb-DRAM-Chips ignoriert. Unter den obigen Bedingun
gen sind die ignorierten Bits, welche in die Bits der hohen
Ordnung geladen werden, ohne Bedeutung.
Wenn die Reihenadresse und die Spaltenadresse von der physi
kalischen Adresse abgeleitet worden sind, ermittelt der
Multiplexer 56 (Fig. 7), ob die Reihenadresse oder die Spal
tenadresse ausgangsseitig zu erzeugen ist. Das Reihen/Spal
ten-Auswahlsignal, das oben unter Bezugnahme auf Fig. 5
diskutiert worden ist, liegt an der Steuerleitung für den
Multiplexer 56 (Fig. 7) an. Die ausgewählte Reihen/Spalten-
Adresse wird ausgangsseitig auf dem Adressbus 28 zu den
DRAM-Chips auf der aktiven Bank zugeführt, wie bereits dis
kutiert wurde.
Daher liefert das bevorzugte Ausführungsbeispiel eine er
höhte Flexibilität bezüglich der Art der Module, die inner
halb des Speicheruntersystemes eines Datenverarbeitungs
systemes verwendet werden können. Darüber hinaus erhöht das
Ausführungsbeispiel die Flexibilität, ohne hierzu zusätz
liche Hardware oder Software zu benötigen.
Claims (2)
1. Speichersteuerschaltung (16) zum Steuern des Zugriffs
auf einen Speicher (20), mit
einer Einrichtung (56) zum Multiplexen einer Reihen adresse und einer Spaltenadresse auf einen Satz von Adressleitungen (28) zum Adressieren des Speichers;
einer Einrichtung (25) zum Erzeugen von Steuersignalen für die Steuerung des Zugriffs auf den Speicher (29) mittels der Reihenadresse und der Spaltenadresse; und
einer Einrichtung (52, 54) zum Abbilden einer physikali schen Adresse (60) in die Reihenadresse und in die Spal tenadresse, welche zum Adressieren von ersten Speicher schaltungen mit einem ersten Adressformat und von zwei ten Speicherschaltungen mit einem zweiten Adressformat geeignet sind, wobei die ersten und zweiten Speicher schaltungen die gleiche Speicherkapazität haben, wobei die Einrichtung (52, 54) wenigstens ein Bit in der physikalischen Adresse (60) sowohl in die Reihenadresse als auch in die Spaltenadresse abbildet;
dadurch gekennzeichnet, daß
die Speichersteuerschaltung (16) die gleiche Reihen adresse und die gleiche Spaltenadresse an die ersten Speicherschaltungen und an die zweiten Speicherschal tungen weiterleitet; und
die Speicherschaltungen Bits in der Reihenadresse oder in der Spaltenadresse, die nicht in dem Adressformat für die Speicherschaltungen enthalten sind, ignorieren.
einer Einrichtung (56) zum Multiplexen einer Reihen adresse und einer Spaltenadresse auf einen Satz von Adressleitungen (28) zum Adressieren des Speichers;
einer Einrichtung (25) zum Erzeugen von Steuersignalen für die Steuerung des Zugriffs auf den Speicher (29) mittels der Reihenadresse und der Spaltenadresse; und
einer Einrichtung (52, 54) zum Abbilden einer physikali schen Adresse (60) in die Reihenadresse und in die Spal tenadresse, welche zum Adressieren von ersten Speicher schaltungen mit einem ersten Adressformat und von zwei ten Speicherschaltungen mit einem zweiten Adressformat geeignet sind, wobei die ersten und zweiten Speicher schaltungen die gleiche Speicherkapazität haben, wobei die Einrichtung (52, 54) wenigstens ein Bit in der physikalischen Adresse (60) sowohl in die Reihenadresse als auch in die Spaltenadresse abbildet;
dadurch gekennzeichnet, daß
die Speichersteuerschaltung (16) die gleiche Reihen adresse und die gleiche Spaltenadresse an die ersten Speicherschaltungen und an die zweiten Speicherschal tungen weiterleitet; und
die Speicherschaltungen Bits in der Reihenadresse oder in der Spaltenadresse, die nicht in dem Adressformat für die Speicherschaltungen enthalten sind, ignorieren.
2. Speichersteuerschaltung nach Anspruch 1, dadurch gekenn
zeichnet,
daß die Abbildungseinrichtung (52, 54) eine Reihenadres
se und eine Spaltenadresse erzeugt, die zur Adressierung
von ersten Speicherschaltungen mit 16-Mb-DRAMs, welche
eine 12-Bit-Reihenadresse und eine 10-Bit-Spaltenadresse
benötigen, und zum Adressieren von zweiten Speicher
schaltungen geeignet sind, die 16-Mb-DRAMs haben, welche
eine 11-Bit-Reihenadresse und eine 11-Bit-Spaltenadresse
benötigen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/938,113 US5278801A (en) | 1992-08-31 | 1992-08-31 | Flexible addressing for drams |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4307565A1 DE4307565A1 (de) | 1994-03-03 |
DE4307565C2 true DE4307565C2 (de) | 1997-08-21 |
Family
ID=25470922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4307565A Expired - Fee Related DE4307565C2 (de) | 1992-08-31 | 1993-03-10 | Flexible Adressierung für DRAMS |
Country Status (3)
Country | Link |
---|---|
US (1) | US5278801A (de) |
JP (1) | JPH06195257A (de) |
DE (1) | DE4307565C2 (de) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5477488A (en) * | 1994-02-14 | 1995-12-19 | Texas Instruments Incorporated | System, a memory and a process having bit processing circuits associated with memory for pre-processing data read by a processor |
US5386383A (en) * | 1994-02-28 | 1995-01-31 | At&T Corp. | Method and apparatus for controlling dynamic random access memory devices |
US5473573A (en) * | 1994-05-09 | 1995-12-05 | Cirrus Logic, Inc. | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same |
US5701270A (en) * | 1994-05-09 | 1997-12-23 | Cirrus Logic, Inc. | Single chip controller-memory device with interbank cell replacement capability and a memory architecture and methods suitble for implementing the same |
WO1996018988A2 (en) * | 1994-12-06 | 1996-06-20 | Cirrus Logic, Inc. | Circuits, systems and methods for controlling the display of blocks of data on a display screen |
US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
US6804760B2 (en) * | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
EP0738977B1 (de) * | 1995-03-31 | 2002-07-03 | Sun Microsystems, Inc. | Verfahren und Vorrichtung zur schnellen Einleitung von Speicherzugriffen in einem cachekohärenten Multiprozessorsystem |
US5572686A (en) * | 1995-06-05 | 1996-11-05 | Apple Computer, Inc. | Bus arbitration scheme with priority switching and timer |
US5619471A (en) * | 1995-06-06 | 1997-04-08 | Apple Computer, Inc. | Memory controller for both interleaved and non-interleaved memory |
US5737572A (en) * | 1995-06-06 | 1998-04-07 | Apple Computer, Inc. | Bank selection logic for memory controllers |
US7681005B1 (en) | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
US5745914A (en) * | 1996-02-09 | 1998-04-28 | International Business Machines Corporation | Technique for converting system signals from one address configuration to a different address configuration |
US5802603A (en) * | 1996-02-09 | 1998-09-01 | Intel Corporation | Method and apparatus for asymmetric/symmetric DRAM detection |
US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
US6981126B1 (en) | 1996-07-03 | 2005-12-27 | Micron Technology, Inc. | Continuous interleave burst access |
US5896346A (en) * | 1997-08-21 | 1999-04-20 | International Business Machines Corporation | High speed and low cost SDRAM memory subsystem |
DE19804186A1 (de) * | 1998-02-03 | 1999-03-18 | Siemens Ag | Variable Einstellung der CAS-, RAS Adressen im Speicherdesign |
US5870325A (en) * | 1998-04-14 | 1999-02-09 | Silicon Graphics, Inc. | Memory system with multiple addressing and control busses |
US6282622B1 (en) * | 1998-08-10 | 2001-08-28 | Joseph Norman Morris | System, method, and program for detecting and assuring DRAM arrays |
SE512773C2 (sv) * | 1998-10-28 | 2000-05-08 | Imsys Ab | Metod och anordning för kontroll/access av DRAM-minnen |
US6408356B1 (en) | 1999-11-16 | 2002-06-18 | International Business Machines Corporation | Apparatus and method for modifying signals from a CPU to a memory card |
US20040015645A1 (en) * | 2002-07-19 | 2004-01-22 | Dodd James M. | System, apparatus, and method for a flexible DRAM architecture |
US7143225B1 (en) * | 2003-04-29 | 2006-11-28 | Advanced Micro Devices, Inc. | Apparatus and method for viewing data processor bus transactions on address pins during memory idle cycles |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0642263B2 (ja) * | 1984-11-26 | 1994-06-01 | 株式会社日立製作所 | デ−タ処理装置 |
JP3024767B2 (ja) * | 1989-08-29 | 2000-03-21 | 株式会社日立製作所 | アドレス供給システム |
US5204841A (en) * | 1990-07-27 | 1993-04-20 | International Business Machines Corporation | Virtual multi-port RAM |
-
1992
- 1992-08-31 US US07/938,113 patent/US5278801A/en not_active Expired - Lifetime
-
1993
- 1993-03-10 DE DE4307565A patent/DE4307565C2/de not_active Expired - Fee Related
- 1993-08-31 JP JP5239063A patent/JPH06195257A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPH06195257A (ja) | 1994-07-15 |
US5278801A (en) | 1994-01-11 |
DE4307565A1 (de) | 1994-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4307565C2 (de) | Flexible Adressierung für DRAMS | |
DE3724317C2 (de) | ||
DE3834759C2 (de) | ||
DE2617408C3 (de) | Speichermodul fur ein Datenverarbeitungsgerät mit Speicherhierarchie | |
DE60016220T2 (de) | Speichererweiterungsmodul mit einer vielzahl von speicherbanken und einer banksteuerungschaltung | |
DE4100670C2 (de) | Halbleiterspeichervorrichtung mit eingebautem Cache-Speicher und Verfahren zum Betreiben einer solchen | |
DE102007050864B4 (de) | Verfahren und Vorrichtung zum Kommunizieren von Befehls- und Adresssignalen | |
DE3906497A1 (de) | Selbstkonfigurierendes speichersystem | |
DE102004053497A1 (de) | Halbleiterspeicherbauelement und Wiederauffrischverfahren | |
DE112005002390T5 (de) | Burst-Betrieb für die Speichertransaktion und Speicherkomponenten, welche die zeitweilig multiplexierte Fehlerkorrekturcodierung unterstützen | |
DE102004027121B4 (de) | Ein Mehrfachbankchip, der mit einer Steuerung kompatibel ist, die für eine geringere Anzahl von Banken entworfen ist, und ein Verfahren zum Betreiben | |
DE102006062024A1 (de) | Halbleiterspeichervorrichtung | |
EP1113362B1 (de) | Integrierter Halbleiterspeicher mit einer Speichereinheit zum Speichern von Adressen fehlerhafter Speicherzellen | |
DE3032630A1 (de) | Halbleiterspeicher aus speicherbausteinen mit redundanten speicherbereichen | |
DE102007036989A1 (de) | Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung | |
DE10125724B4 (de) | Speichersystem, Speicherbauelement und Speicherdatenzugriffsverfahren | |
DE3618136C2 (de) | ||
DE10215362A1 (de) | Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Speicherbänken und Schaltungsanordnung mit einem integrierten Speicher | |
DE4027205C2 (de) | Adreßsteuerung für ein dynamisches RAM und Adreßzuführsystem für eine Speichereinheit | |
DE102004050037B4 (de) | Speicherbauelement, Speichersystem und Betriebsmodussetzverfahren | |
DE102007036990B4 (de) | Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung | |
EP1514277A1 (de) | Ram-speicherschaltung mit mehreren bänken und einer hilfseinrichtung zum testen | |
DE10119125C1 (de) | Verfahren zum Vergleich der Adresse eines Speicherzugriffs mit einer bereits bekannten Adresse einer fehlerhaften Speicherzelle | |
DE4408695C1 (de) | Mehrtorige Datenspeicheranordnung und Verfahren zum Betrieb derselben | |
DE10115817B4 (de) | Integrierter Speicherchip mit einem dynamischen Speicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: HEWLETT-PACKARD CO. (N.D.GES.D.STAATES DELAWARE), |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: HEWLETT-PACKARD DEVELOPMENT CO., L.P., HOUSTON, TE |
|
8339 | Ceased/non-payment of the annual fee |