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HINTERGRUND
DER ERFINDUNG
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1. Gebiet der Erfindung:
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Die
vorliegende Erfindung betrifft ein CPU-System mit einer peripheren
LSI-Schaltung (hochintegrierten Schaltung), mit der ein SDRAM verbunden
ist, und insbesondere ein CPU-System, das der CPU den Zugriff auf
einen mit einer peripheren LSI-Schaltung verbundenen SDRAM ermöglicht.
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2. Beschreibung des Standes
der Technik:
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Manche
CPU-Systeme enthalten eine periphere LSI-Schaltung wie z.B. eine
Grafik-LSI-Schaltung,
die den Computer zu verschiedenen Funktionen befähigt. Solche CPU-Systeme können eine
einheitliche Speicherarchitektur haben, um ihre Größe und Kosten
zu vermindern. Die einheitliche Speicherarchitektur erlaubt es,
einen Speicher für
eine periphere LSI-Schaltung wie z.B. einen Grafikspeicher und einen
Hauptspeicher als einen Speicher zu realisieren. Eine Methode, eine
einheitliche Speicherarchitektur zu errichten, ist, ein CPU-System
so einzurichten, dass die CPU auf einen Speicher für eine periphere
LSI-Schaltung zugreifen kann.
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Wie
in 1 der begleitenden Zeichnungen gezeigt, enthält ein konventionelles
CPU-System eine
CPU 5, eine periphere LSI-Schaltung 6 und einen
SDRAM 7. Die CPU 5 dient als ein Hauptprozessor
des konventionellen CPU-Systems. Die periphere LSI-Schaltung 6 enthält eine
Wartesteuerbus-Schnittstelle(I/F) 61, einen Wähler 62,
eine SDRAM-Schnittstelle 63 und eine interne Schaltung 64.
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Die
Wartesteuerbus-Schnittstelle 61 ist mit dem Bus der CPU 5 verbunden
und führt
als Antwort auf einen Zugriff von der CPU 5 auf die periphere LSI-Schaltung 6 einen
Lese/Schreibprozess durch. Im Lese-/Schreibprozess versetzt die
Wartesteuerbus-Schnittstelle 61 die CPU 5 in Übereinstimmung mit
einem Wartesteuerprozess im Hinblick auf die Zeitspanne, die nötig ist,
damit eine Antwort vom SDRAM 7 an die CPU 5 übertragen
wird, in eine Wartebetriebsart. Der Wähler 62 ist ein Wähler 62 zum Vermitteln
eines Austausches mit der Wartesteuerbus-Schnittstelle 61 an
eine ausgewählte
Schaltung der Schaltungen SDRAM-Schnittstelle 63 und interne Schaltung 64.
Speziell, wenn Zugriff von der CPU 5 auf den SDRAM 7 erfolgt,
wählt der
Wähler 62 die SDRAM-Schnittstelle 63,
und wenn Zugriff von der CPU 5 auf die interne Schaltung 64 erfolgt,
wählt der Wähler 62 die
interne Schaltung 64. Die SDRAM-Schnittstelle 63 ist
mit dem SDRAM 7 verbunden und empfängt ein Bussignal vom SDRAM 7 und
sendet ein Bussignal an den SDRAM 7.
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Die
interne Schaltung 64 ist eine Schaltung zum Realisieren
der Funktionen der peripheren LSI-Schaltung 6 und hat einen
Aufbau, der je nach der Anwendung der peripheren LSI-Schaltung 6 verschieden
sein kann. Die interne Schaltung 64 kann einen Prozessor
beinhalten. Der SDRAM 7 ist über die SDRAM-Schnittstelle 63 mit
der peripheren LSI-Schaltung 6 verbunden, und es kann über die
periphere LSI-Schaltung 6 von der CPU 5 darauf
zugegriffen werden.
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Bei
dem in 1 gezeigten konventionellen CPU-System führt die
periphere LSI-Schaltung 6 mit dem
Wartesteuer-Universalbus den Wartesteuerprozess im Hinblick auf
die Zeitspanne durch, die nötig ist,
damit eine Antwort vom SDRAM 7 an die CPU 5 übertragen
wird, und erlaubt der CPU 5 den Zugriff auf den SDRAM 7,
der mit der peripheren LSI-Schaltung 6 verbunden ist.
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2 der
begleitenden Zeichnungen zeigt ein anderes konventionelles CPU-System.
Das in 2 gezeigte konventionelle CPU-System enthält eine
CPU 5, eine periphere LSI-Schaltung 8 und einen
SDRAM 7. Die CPU 5 dient als ein Hauptprozessor
des konventionellen CPU-Systems. Die periphere LSI-Schaltung 8 enthält einen
Wähler 81,
eine SDRAM-Schnittstelle 82 und eine interne Schaltung 83.
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Der
Wähler 81 ist
ein Wähler
zum Vermitteln eines Austausches mit der CPU 5 an eine
ausgewählte
Schaltung der Schaltungen SDRAM-Schnittstelle 82 und interne
Schaltung 83. Speziell, wenn Zugriff von der CPU 5 auf
den SDRAM 7 erfolgt, wählt der
Wähler 81 die
SDRAM-Schnittstelle 82, und wenn Zugriff von der CPU 5 auf
die interne Schaltung 83 erfolgt, wählt der Wähler 62 die interne
Schaltung 83.
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Die
interne Schaltung 83 ist eine Schaltung zum Realisieren
der Funktionen der peripheren LSI-Schaltung 8 und hat einen
Aufbau, der je nach der Anwendung der peripheren LSI-Schaltung 8 verschieden
sein kann. Die interne Schaltung 83 kann einen Prozessor
beinhalten. Der SDRAM 7 ist über die SDRAM-Schnittstelle 82 mit
der peripheren LSI-Schaltung 6 verbunden, und es kann über die
periphere LSI-Schaltung 8 von der CPU 5 darauf
zugegriffen werden.
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Bei
dem in 2 gezeigten konventionellen CPU-System schaltet
der Wähler 81 den
Zugriff von der CPU 5 auf Basis der darin enthaltenen Adressen um,
damit die CPU 5 auf den SDRAM 7 zugreifen kann,
der mit der peripheren LSI-Schaltung 8 verbunden ist.
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KURZE DARSTELLUNG
DER ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, ein CPU-System bereitzustellen,
das preisgünstig
ist und einen verkleinerten Schaltungsmaßstab hat und das eine periphere
Universal-LSI-Schaltung und einen Hochgeschwindigkeitsspeicher für die periphere
LSI-Schaltung enthält.
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Zur
Lösung
der obigen Aufgabe enthält
ein CPU-System in Übereinstimmung
mit der vorliegenden Erfindung eine CPU, eine periphere LSI-Schaltung
und einen SDRAM.
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Die
periphere LSI-Schaltung weist eine erste Schnittstelle, die mit
einer SDRAM-Schnittstelle
der CPU verbunden ist, und eine zweite Schnittstelle für Zugriff
auf eine externe Schaltung auf. Die periphere LSI-Schaltung bestimmt,
ob Zugriff von der CPU über die
erste Schnittstelle auf eine interne Schaltung der peripheren LSI-Schaltung
oder die externe Schaltung gerichtet ist. Wenn der Zugriff von der
CPU auf die externe Schaltung gerichtet ist, speichert die periphere
LSI-Schaltung ein erstes Bussignal von der ersten Schnittstelle,
stellt das Timing des gespeicherten ersten Bussignals ein und liest
das erste Bussignal, um ein zweites Bussignal zu erzeugen, das eine
Rate hat, die mindestens zwei Mal die Rate des ersten Bussignals
ist, und greift von der zweiten Schnittstelle mit dem zweiten Bussignal
auf die externe Schaltung zu. Der SDRAM ist mit der zweiten Schnittstelle verbunden,
und es kann mittels des zweiten Bussignal darauf zugegriffen werden.
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Da
die erste Schnittstelle dieselbe wie die Schnittstelle des SDRAM
ist, kann das CPU-System aus
einer peripheren Universal-LSI-Schaltung aufgebaut werden, die mit
einer CPU verbunden werden kann, die eine Schnittstelle mit dem
SDRAM aufweist.
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Da
die periphere LSI-Schaltung das Timing des Zugriffs auf den SDRAM
einstellt, kann die CPU mit demselben Timing auf den SDRAM zugreifen,
mit dem er auf einen direkt mit der CPU verbundenen SDRAM zugreifen
würde.
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In Übereinstimmung
mit einem Aspekt der Erfindung kann die interne Schaltung auf den SDRAM
zugreifen, während
Bus-Arbitrierung zwischen der internen Schaltung und der SDRAM-Schnittstelle
durchgeführt
wird. Da die interne Schaltung der peripheren LSI-Schaltung auf
den SDRAM zugreifen kann, kann das System eine einheitliche Speicherarchitektur
verwenden. Da die zweite Schnittstelle eine Rate hat, die mindestens zwei
Mal die Rate der ersten Schnittstelle ist, ist die Bandbreite des
Speichers für
die periphere LSI-Schaltung mindestens zwei Mal die Bandbreite des
Hauptspeichers für
die CPU.
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In Übereinstimmung
mit einem Aspekt der Erfindung nimmt ein SDRAM mit doppelter Datenrate die
Stelle des SDRAM ein.
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In Übereinstimmung
mit einem weiteren Aspekt der Erfindung wird außerdem eine periphere LSI-Schaltung
bereitgestellt, die mit einer CPU verbindbar ist, zum Realisieren
von vorbestimmten Funktionen, welche eine interne Schaltung, einen Wähler, eine
Timing-Einstellschaltung und eine SDRAM-Schnittstelle aufweist.
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Die
interne Schaltung realisiert die vorbestimmten Funktionen. Der Wähler bestimmt,
ob Zugriff von der CPU auf die interne Schaltung oder eine externe
Schaltung gerichtet ist. Der Wähler
liest Daten von der internen Schaltung oder schreibt Daten in die
interne Schaltung, wenn der Zugriff von der CPU auf die interne
Schaltung gerichtet ist. Der Wähler sendet
den Zugriff von der CPU als ein erstes Bussignal, wenn der Zugriff
von der CPU auf die externe Schaltung gerichtet ist. Die Timing-Einstellschaltung speichert
das erste Bussignal und liest das gespeicherte erste Bussignal mit
einem vorbestimmten Timing, um ein zweites Bussignal mit einer Rate,
die mindestens zwei Mal die Rate des ersten Bussignals ist, zu erzeugen
und auszugeben. Die SDRAM-Schnittstelle greift mit dem zweiten Bussignal
von der Timing-Einstellschaltung auf einen SDRAM zu, der als die
externe Schaltung verbunden ist.
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In Übereinstimmung
mit einem Aspekt der Erfindung weist in der peripheren LSI-Schaltung
die interne Schaltung eine Zugriffsschaltung für Zugriff auf den SDRAM und
eine Arbitrierungsschaltung zur Durchführung von Bus-Arbitrierung
zwischen der Zugriffsschaltung und der SDRAM-Schnittstelle auf.
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In Übereinstimmung
mit einem Aspekt der Erfindung ist in der peripheren LSI-Schaltung
an Stelle des SDRAM ein SDRAM mit doppelter Datenrate als die externe
Schaltung verbunden.
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Die
obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden
Erfindung ergeben sich noch deutlicher aus der folgenden Beschreibung
unter Bezugnahme auf die begleitenden Zeichnungen, die Beispiele
für die
vorliegende Erfindung zeigen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Blockdiagramm eines konventionellen CPU-Systems, welches das
Timing für
Zugriff auf einen mit einer peripheren LSI-Schaltung verbundenen
SDRAM in Übereinstimmung
mit einem Wartesteuerprozess einstellt;
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2 ist
ein Blockdiagramm eines konventionellen CPU-Systems, welches Zugriff
auf einen mit einer peripheren LSI-Schaltung verbundenen SDRAM durch
Betrieb eines Wählers
auf Basis der Adresse erlaubt;
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3 ist
ein Blockdiagramm eines CPU-Systems in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung;
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4 ist
ein Timing-Diagramm eines Schreibprozesses für eine CPU, Daten in einen SDRAM
in dem in 3 gezeigten CPU-System zu schreiben;
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5 ist
ein Timing-Diagramm eines Leseprozesses für die CPU, Daten von dem SDRAM
in dem in 3 gezeigten CPU-System zu lesen;
und
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6 ist
ein Blockdiagramm eines CPU-Systems in Übereinstimmung mit einer anderen Ausführungsform
der vorliegenden Erfindung.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Wie
in 3 gezeigt, enthält ein CPU-System in Übereinstimmung
mit einer Ausführungsform der
vorliegenden Erfindung eine CPU 1, eine periphere LSI-Schaltung 2 und
einen SDRAM 3.
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Die
CPU 1 dient als ein Hauptprozessor für das CPU-System. Die periphere
LSI-Schaltung 2 enthält eine
Schnittstellenbaugruppe 21 und eine interne Schaltung 22.
Die Schnittstellenbaugruppe 21 enthält einen Wähler 211, eine Timing-Einstellschaltung 212, eine
SDRAM-Schnittstelle 213 und einen Taktgenerator 214.
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Der
Wähler 211 kann
mit einer SDRAM-Schnittstelle der CPU 1 verbunden werden und
arbeitet auf dieselbe Weise wie der SDRAM 3 in Bezug auf
die CPU 1. Der Wähler 211 führt als
Antwort auf Zugriff von der CPU 1 auf die periphere LSI-Schaltung 2 einen
Lese-/Schreibprozess am SDRAM 3 oder an der internen Schaltung 22 durch.
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Die
Timing-Einstellschaltung 212 enthält einen FIFO-Speicher zum
Schreiben von Daten von der CPU 1 und Lesen von Daten zum
SDRAM 3 und einen FIFO-Speicher zum Schreiben von Daten
vom SDRAM 3 und Lesen von Daten zur CPU 1. Die
Timing-Einstellschaltung 212 stellt
das Timing des Zugriffs von der CPU 1 ein und steuert ein
Bussignal für den
SDRAM 3. Ein Taktsignal für den Bus, der mit dem SDRAM 3 verbunden
ist, hat eine Rate, die mindestens zwei Mal die Rate eines Taktsignals
für den mit
der CPU 1 verbundenen Bus ist.
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Die
SDRAM-Schnittstelle 213 ist mit dem SDRAM 3 verbunden
und empfängt
ein Bussignal vom SDRAM 3 und gibt ein Bussignal an den SDRAM 3 aus.
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Der
Taktgenerator 214 erzeugt auf Basis des Taktsignals für den mit
der CPU 1 verbundenen Bus ein Taktsignal mit einer Rate,
die mindestens zwei Mal die Rate des Taktsignals für den mit
der CPU 1 verbundenen Bus ist, und führt das erzeugte Taktsignal
der SDRAM-Schnittstelle 213 zu, zur Verwendung durch den
mit dem SDRAM 3 verbundenen Bus.
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Die
interne Schaltung 22 ist eine Schaltung zum Realisieren
der Hauptfunktionen der peripheren LSI-Schaltung 2 und
hat einen Aufbau, der je nach der Anwendung, z.B. Grafikanwendung,
der peripheren LSI-Schaltung 2 verschieden sein kann. Die
interne Schaltung 22 kann einen Prozessor beinhalten.
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Der
SDRAM 3 ist über
die SDRAM-Schnittstelle 213 mit der peripheren LSI-Schaltung 2 verbunden,
und es kann über
die periphere LSI-Schaltung 2 von der CPU 1 darauf
zugegriffen werden.
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4 zeigt
ein Timing-Diagramm eines Schreibprozesses für eine CPU 1, Daten
in den SDRAM 3 im CPU-System zu schreiben. 5 zeigt ein
Timing-Diagramm eines Leseprozesses für die CPU 1, Daten
vom SDRAM 3 in dem CPU-System zu lesen. 4 und 5 zeigen
ein Taktsignal CK1, Befehlssignal C1, Adresssignal A1 und Datensignal D1,
die in dem Bussignal für
die CPU 1 enthalten sind, und ein Taktsignal CK2, Befehlssignal
C2, Adresssignal A2 und Datensignal D2, die in dem Bussignal für den SDRAM 3 enthalten
sind.
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Das
CPU-System gemäß der vorliegenden Ausführungsform
arbeitet wie folgt: Wenn die periphere LSI-Schaltung 2 einen
aktiven Befehl (ACT) auf dem Befehlssignal C1 und eine Reihenadresse (Row)
auf dem Adresssignal A1 empfängt,
bestimmt die periphere LSI-Schaltung 2, ob der Zugriff
von der CPU 1 auf den SDRAM 3 oder die interne
Schaltung 22 gerichtet ist. Wenn der Zugriff auf die interne Schaltung 22 gerichtet
ist, vermittelt der Wähler 211 den
nachfolgenden Zugriff an die interne Schaltung 22. Wenn
der Zugriff auf den SDRAM 3 gerichtet ist, stellt die Timing-Einstellschaltung 212 das
Timing des Zugriffs ein und sendet Signale an den mit der CPU 1 verbundenen
Bus.
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Im
Schreibprozess für
die CPU 1, Daten in den SDRAM 3 zu schreiben,
nachdem die periphere LSI-Schaltung 2 einen aktiven Befehl
auf dem Befehlssignal C2 für
den SDRAM 3 und eine Reihenadresse (Row) auf dem Adresssignal
A2 gesendet hat, verzögert
das CPU-System die Ausgabe eines nächsten Befehls an den SDRAM 3,
bis genügend Daten
(Dout) von der CPU 1 empfangen worden sind, wie in 4 gezeigt.
Nachdem genügend
Daten von der CPU 1 empfangen worden sind, gibt das CPU-System einen Schreibbefehl
(WRITE) auf dem Befehlssignal C2 aus, sendet eine Spaltenadresse (Col)
auf dem Adresssignal A2 und sendet Daten (Dout) auf dem Datensignal
D2, so dass Daten in den SDRAM 3 geschrieben werden. Wenn
der Schreibprozess für
die CPU 1, Daten in den SDRAM 3 zu schreiben,
verzögert
wird, kann ein Taktsignal (CKE) gesteuert werden, das CPU-System
in eine Stromreduktions-Betriebsart zu versetzen, oder ein Vorladebefehl
angewendet werden, um das CPU-System in eine Leerlauf-Betriebsart
zurückzubringen.
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Im
Leseprozess für
die CPU 1, Daten vom SDRAM 3 zu lesen, wenn die
periphere LSI-Schaltung 2 einen
Lesebefehl (READ) auf dem Befehlssignal C1 und eine Spaltenadresse
(COL) auf dem Adresssignal A1 von der CPU 1 empfängt, beginnt die
periphere LSI-Schaltung 2 auf den SDRAM 3 zuzugreifen,
wie in 5 gezeigt.
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Das
Bussignal für
den SDRAM 3 arbeitet mit einem Takt mit einer Rate, die
mindestens zwei Mal (zwei Mal in 5) die Rate
des Bussignals für
die CPU 1 ist. Daher werden Daten (Din) mit dem Datensignal
D2 für
den SDRAM 3 gelesen, um das Timing zum Ausgeben der Daten
(Din) auf dem Datensignal D1 für
die CPU 1 als CAS(Spaltenadresse)-Latenz = 2 zu treffen,
und in der Timing-Einstellschaltung 212 gespeichert.
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Die
gespeicherten Daten werden synchron mit dem Timing für die CPU 1 aus
der Timing-Einstellschaltung 212 gelesen und auf dem Datensignal
D1 gesendet.
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Da
der mit der CPU 1 verbundene Abschnitt der peripheren LSI-Schaltung 2 eine SDRAM-Schnittstelle
aufweist, kann das CPU-System aus der peripheren LSI-Schaltung 2 aufgebaut werden,
die mit beliebigen CPUs mit einer SDRAM-Schnittstelle verbunden
werden kann. Daher kann die periphere LSI-Schaltung 2 mit
vielen CPUs verbunden werden.
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Und
da die periphere LSI-Schaltung 2 das Timing des Zugriffs
auf den SDRAM 3 einstellt, kann die CPU 1 mit
demselben Timing, mit dem sie auf einen direkt mit der CPU 1 verbundenen
SDRAM 3 zugreifen würde,
auf den SDRAM 3 zugreifen, der mit der peripheren LSI-Schaltung 2 verbunden
ist. Als Folge wird die Datenübertragungsrate
nicht gesenkt.
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Das
CPU-System in Übereinstimmung
mit der vorliegenden Ausführungsform
erlaubt es der CPU 1, durch den Prozess von Bündel-Datenzugriff oder
Einzel-Datenzugriff auf den SDRAM 3 zuzugreifen.
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Weil
die CPU 1 für
Bündeldaten
mit dem durch die periphere LSI-Schaltung 2 eingestellten
Timing auf den SDRAM 3 zugreifen kann, können Daten
mit einer hohen Rate übertragen
werden.
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Wie
in 6 gezeigt, enthält ein CPU-System in Übereinstimmung
mit einer anderen Ausführungsform
der vorliegenden Erfindung eine CPU 1, eine periphere LSI-Schaltung 4 und
einen SDRAM 3. Die CPU 1 und der SDRAM 3 wie
in 6 gezeigt sind mit denen des in 3 gezeigten
CPU-Systems identisch.
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Die
periphere LSI-Schaltung 4 enthält eine Schnittstellenbaugruppe 41 und
eine interne Schaltung 41. Die Schnittstellenbaugruppe 41 enthält einen
Wähler 411,
eine Timing-Einstellschaltung 412, eine
SDRAM-Schnittstelle 413 und einen Taktgenerator 414.
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Der
Wähler 411 kann
mit einer SDRAM-Schnittstelle der CPU 1 verbunden werden und
arbeitet auf dieselbe Weise wie der SDRAM 3 in Bezug auf
die CPU 1. Der Wähler 411 führt als
Antwort auf Zugriff von der CPU 1 auf die periphere LSI-Schaltung 4 einen
Lese-/Schreibprozess am SDRAM 3 oder an der internen Schaltung 42 durch.
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Die
Timing-Einstellschaltung 412 enthält einen FIFO-Speicher zum
Schreiben von Daten von der CPU 1 und Lesen von Daten zum
SDRAM 3 und einen FIFO-Speicher zum Schreiben von Daten
vom SDRAM 3 und Lesen von Daten zur CPU 1. Die
Timing-Einstellschaltung 412 stellt
das Timing des Zugriffs von der CPU 1 ein und steuert ein
Bussignal für den
SDRAM 3. Ein Taktsignal für den Bus, der mit dem SDRAM 3 verbunden
ist, hat eine Rate, die mindestens zwei Mal die Rate eines Taktsignals
für den mit
der CPU 1 verbundenen Bus ist.
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Die
SDRAM-Schnittstelle 413 ist mit dem SDRAM 3 verbunden
und wird durch eine externe Schaltung arbitriert, um ein Bussignal
vom SDRAM 3 zu empfangen und ein Bussignal an ihn zu senden.
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Der
Taktgenerator 414 erzeugt auf Basis des Taktsignals für den mit
der CPU 1 verbundenen Bus ein Taktsignal mit einer Rate,
die mindestens zwei Mal die Rate des Taktsignals für den mit
der CPU 1 verbundenen Bus ist. Der Taktgenerator 414 führt das
erzeugte Taktsignal der SDRAM-Schnittstelle 413 zu, zur
Verwendung durch den mit dem SDRAM 3 verbundenen Bus.
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Die
interne Schaltung 42 ist eine Schaltung zum Realisieren
der Hauptfunktionen der peripheren LSI-Schaltung 4 und
enthält
eine Zugriffsschaltung 412 und eine Arbitrierungsschaltung 422.
Die Zugriffsschaltung 412 erlaubt es der internen Schaltung 42,
auf den SDRAM 3 zuzugreifen. Die Arbitrierungsschaltung 422 führt Bus-Arbitrierung
zwischen der SDRAM-Schnittstelle 412 und der Zugriffsschaltung 421 für Zugriff
auf den SDRAM 3 durch.
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Das
in 6 gezeigte CPU-System erlaubt es der CPU 1,
auf den SDRAM 3 zuzugreifen, und erlaubt es außerdem der
internen Schaltung 42 in der peripheren LSI-Schaltung 4,
auf den SDRAM 3 zuzugreifen. Als Folge kann das System
eine einheitliche Speicherarchitektur verwenden, und seine Größe und Kosten
können
vermindert werden.
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Das
Bussignal für
den SDRAM 3 hat eine Rate, die mindestens zwei Mal die
Rate des Bussignals für
die CPU 1 ist. In einer einheitlichen Speicherarchitektur
ist folglich die Bandbreite des Speichers für die periphere LSI-Schaltung 4 mindestens
zwei Mal die Bandbreite des Hauptspeichers für die CPU 1. Ist zum
Beispiel für
eine Grafik-LSI-Schaltung
eine große
Bandbreite wünschenswert,
kann der Speicher für
die periphere LSI-Schaltung 4 eine große Bandbreite haben, ohne eine
schwierige Konstruktionsaufgabe zum Beschleunigen des ganzen Busses
der CPU 1 mit sich zu bringen.
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Die
Prinzipien der vorliegenden Erfindung sind auch auf ein CPU-System
anwendbar, das einen Speicher, z.B. einen DDR-SDRAM (SDRAM mit doppelter
Datenrate) zur Übertragung
von Daten synchron mit positiv und negativ werdenden Flanken von Taktsignalen
benutzt.
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Obwohl
bevorzugte Ausführungsformen
der vorliegenden Erfindung mittels spezieller Ausdrücke beschrieben
worden sind, dient diese Beschreibung nur zu Erläuterungszwecken, und selbstverständlich können Änderungen
und Veränderungen
vorgenommen werden, ohne den Schutzbereich der nachfolgenden Ansprüche zu verlassen.