DE60217346T2

DE60217346T2 - Verfahren und Vorrichtung zur Vermeidung von Speicherzugriffskonflikten

Info

Publication number: DE60217346T2
Application number: DE60217346T
Authority: DE
Inventors: Markus Engelhardt
Original assignee: Dialog Semiconductor GmbH
Current assignee: Dialog Semiconductor GmbH
Priority date: 2002-10-02
Filing date: 2002-10-02
Publication date: 2007-10-04
Anticipated expiration: 2022-10-03
Also published as: KR101013425B1; US20040068633A1; DE60217346D1; KR20040030381A; EP1406265A1; ATE350752T1; EP1406265B1; JP2004171522A; US6915400B2

Description

Technisches Gebiet
Die Erfindung betrifft im Allgemeinen Datenspeicher bei Halbleiter-Speichervorrichtungen, und insbesondere Random Access Memory (RAM) Vorrichtungen in Schnittstellenschaltkreisen von Flüssigkristallanzeigen (LCD) mit asynchronem, konfliktfreiem Datenlese- und Datenschreibzugriff hierauf während gleichzeitiger Übertragung einer seriellen Dateneingabe.
Stand der Technik
Graphische LCD Anzeigen, wie diejenigen, die z.B. bei mobilen Informationsterminals usw. benutzt werden, benötigen eine spezielle Kontrollerschaltung für ihren ordnungsgemäßen Betrieb. Derartige LCD Kontroller werden verwendet, um den Betrieb der LCD Anzeige zu steuern und die Anzeigentreiber mit geeigneten Daten zu versorgen. Ein wichtiges Merkmal dieser LCD Anzeigenschnittstellen ist die Verwendung eines RAM zur Zwecken der Datenspeicherung. Es ist ebenfalls gut bekannt, LCD Kontroller mit einer asynchronen, seriellen Dateneingabe zu verwenden. Ein übliches Problem, das bei einer derartigen LCD Schnittstelle überwunden werden muss, ist die Möglichkeit eines gleichzeitigen Lese-Schreibzugriffs auf den gleichen Daten-RAM, da der LCD Kontroller periodisch Daten liest, vollständig ohne Kenntnis der zufällig ankommenden seriellen Daten. Mit herkömmlich verfügbaren LCD Schnittstellenchips wird das Problem eines asynchronen Lese- und Schreibzugriffs auf den RAM üblicherweise durch die Verwendung von Doppelkanal RAM (DPRAM) oder Einzelkanal-RAM (SPRAM) in Verbindung mit zusätzlichen Ausgabepuffern gelöst.
Asynchron bezeichnet in diesem Zusammenhang, dass Lese- und Schreibzugriffe auf den RAM zeitunabhängig, d.h. asynchron, zueinander erfolgen können. Deshalb ist es erforderlich, eine Kollision des Datenzugriffs rechtzeitig zu vermeiden, die zwangsläufig zu beschädigten Daten im RAM führen würden. Im Allgemeinen wird hierbei, aus gut bekannten, technischen Gründen, ein Static RAM (SRAM) verwendet.
Gemäß dem Stand der Technik gibt es zwei Techniken, um richtige, unbeschädigte Daten im SRAM zu garantieren. Bei der ersten Technik wird ein Doppelkanal SRAM (DPRAM) verwendet. Dieser Ansatz hat den Vorteil eines einfachen, geradlinigen Designs, da Eingangsports und Ausgangsports streng voneinander getrennt sind, d.h. selbst ein gleichzeitiger Lese-Schreib-Zugriff führt nicht zu beschädigten Daten im Speicher. Nachteiliger Weise ist die innere Chipstruktur etwas komplexer und benötigt einen größeren Chipbereich. Die zweite Technik verwendet ein Einzelkanal-SRAM (SPRAM) mit einer gepufferten Ausgabe. Jedoch benötigt diese Lösung ein zusätzliches Datenregister für jede Datenzeile. Es wäre vorteilhaft, das einfachere SPRAM anstelle des DPRAM zu verwenden, und Datenzugriffskonflikte durch ein anderes Mittel an Stelle von zusätzlichem Puffern zu vermeiden. Erwägungen, die in Verbindung mit einer SPRAM Verwendung gemacht wurden, lieferten bis jetzt einige interessante Lösungen, aber keine davon nahm den hier vorgestellten Ansatz.
Verschiedene Erfindungen aus dem Stand der Technik beschreiben Mittel/Verfahren zum Vermeiden von Datenzugriffskonflikten bei der Verwendung eines SPRAMs.
Das U.S. Patent 5,974,482 von Gerhart beschreibt eine Vorrichtung mit Einzelkanal first-in-first-out, die eine Überschreibschutzfähigkeit hat. Die FIFO Vorrichtung umfasst einen Einzelkanal-Speicher zum Speichern von Daten von einem Hostprozessor. Der Einzelkanal-Speicher wird auf sequenzielle und nicht zufällige Weise angesprochen. Ein Steuerschaltkreis, der mit dem Zähler verbunden ist, und der Speicher ermöglichen das Lesen/Schreiben von Hostdaten aus/auf den Einzelkanal-Speicher. Der Schreibschutzschaltkreis verhindert ein Schreiben des Hosts auf den Einzelkanal-Speicher mittels Eingebens eines Schreibschutzzustands.
Das U.S. Patent 6,314,047 von Keay et al. zeigt eine kostengünstige Alternative zu einem großen DPRAM, die eine Logik-Hülle verwendet, welche eine herkömmliche Einzelkanal Static Memory Funktion umgibt, so dass eine Einzelkanal Random Access Speicherstruktur, die in der Hülle eingeschlossen ist, einen funktionellen Durchsatzvorteil zur Verfügung stellt, den ansonsten nur eine Doppelkanal Speichervorrichtung ermöglichen würde.
Das U.S. Patent 5,761,147 von Lindner et al. offenbart eine virtuelle Speicherstruktur mit zwei Kanälen mit schnellem Schreibdurchgangsbetrieb, wobei die virtuelle Speicherstruktur mit zwei Kanälen eine SPRAM Zelle verwendet.
Die US 5,001,671 offenbart einen Regler für die Herstellung einer Doppelkanal-Funktion aus einem Einzelkanal-Speicher mit einer verbesserten Speicherzykluszeit. Ein Ansprech- oder Steuersignalübergang bei einem Kanal erzeugt ein Zugriffsanfragesignal für diesen Kanal. Das Zugriffsanfragesignal blockiert (1) sowohl eine Zugriffsanfrage durch den anderen Kanal während der Dauer, als auch (2) erzeugt es eine Reihe von Signalen für einen Speicherzugriff auf den ausgewählten Kanal. Ein Multiplexer zum Vorsehen von Adressen für den Speicherkern von zwei Kanälen wird geschaltet, um einen zweiten Kanal auszuwählen, während ein erster Kanalzugriff in Betrieb ist. Die Ausgabe des Multiplexers wird nicht ermöglicht bis der Speicherkernzugriff beendet ist. Somit ist es möglich, dass die Einstellzeit für den zweiten Satz von Adressen die Speicherkernzugriffzeit für den ersten Satz von Adressen überlappt, so dass die Gesamtzykluszeit verringert wird.
Die US 6,459,650 offenbart ein Verfahren und eine Vorrichtung für eine asynchrone Regelung eines DRAM Bereichs in einer SRAM Umgebung. Insbesondere kann bei einem Verfahren der Wahl zwischen einer Refresh-Anfrage und einer Zugriffsanfrage die Zugriffsanfrage entweder eine Lese- oder eine Schreibanfrage sein. Darüber hinaus wird die Anfrage durch einen Refresh-Regelschaltkreis in einer Schaltkreisimplementierung gemäß der asynchronen Regelverfahren erzeugt.
Die US 6,134,154 offenbart eine Halbleiterspeichervorrichtung mit verschiedenen Zugriff ermöglichenden, Einzelkanal verwendenden Speicherzellen. Die Speicherzellen sind in einer Matrix angeordnet.
Zusammenfassung der Erfindung
Eine Hauptaufgabe der Erfindung ist es, ein effektives und leicht herstellbares Verfahren und einen Schaltkreis zur Vermeidung von Speicherzugriffskonflikten während des Lese- und Schreibbetriebs eines Einzelkanal-RAMs zur Verfügung zu stellen, der einen seriellen Schreibzugriff mittels einer seriellen Schnittstelle und gleichzeitig einen Lesezugriff mittels einer unabhängigen Lesevorrichtung aufweist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine direkte Verwendung der seriellen Schnittstellensignal-Taktgeber und/oder eines Schreib-Abtastimpulses für das Verfahren und den Schaltkreis der Erfindung.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, einen gewöhnlichen LCD Steuerschaltkreis als unabhängige Lesevorrichtung unter Verwendung des ursprünglichen Lese-Abtastimpulssignals dieses LCD Kontroller zu verwenden.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, den Stromverbrauch des Schaltkreises während des Betriebs zu verringern, d.h. Energie zu sparen.
Noch eine andere, weitere Aufgabe der vorliegenden Erfindung ist es, das modifizierte, resultierende Lese-Abtastimpuls-Signal als Eingabesignal für den Leiterplatten-Zähler des LCD Kontrollers zu verwenden.
Gemäß den Aufgaben dieser Erfindung wird ein Verfahren zur Vermeidung von Speicherzugriffskonflikten während des Lese- und Schreibbetriebs bei einem Einzelkanal-RAM erreicht, wie in Anspruch 1 definiert, mittels Steuerung des Timings eines ursprünglichen Lese-Abtastimpuls-Signals von der unabhängigen Lesevorrichtung, nun in Abhängigkeit des seriellen Taktgeber-Signals für die serielle Schnittstelle, die für die Dateneingabe über einen seriellen Schreibzugriff verwendet wird, das somit ein neues modifiziertes resultierendes Lese-Abtastimpuls-Signal erzeugt.
Ferner wird entsprechend den Aufgaben dieser Erfindung ein neuer Lesezugriffs-Steuerungs-Kontroller (RAC) Schaltkreis, wie in Anspruch 20 definiert, erzielt, der das Verfahren der Erfindung einbezieht.
Der Schaltkreis verwendet als Eingabesignale zuerst die seriellen Taktgeber- und Schreib-Abtastimpuls-Signale von der seriellen Schnittstelle, und als zweites das ursprüngliche Lese-Abtastimpuls-Signal von der Lesevorrichtung, wodurch das neue modifizierte resultierende Lese-Abtastimpuls-Signal erzeugt wird.
Ebenfalls entsprechend den Aufgaben dieser Erfindung ist das erzielte Verfahren und der Schaltkreis anwendbar auf und verwendbar bei herkömmlichen LCD Kontrollerschaltkreisen.
Ebenfalls entsprechend den Aufgaben dieser Erfindung wird ein Verfahren für die Verringerung des Stromverbrauchs durch das Erzeugen nur eines einzigen resultierenden Lese-Abtastimpuls-Signals für jedes ursprüngliche Lese-Abtastimpuls-Signal erreicht, selbst wenn eine Mehrzahl von Schreibzugriffen auftritt.
Ebenfalls entsprechend den Aufgaben dieser Erfindung wird ein Verfahren und ein Schaltkreis erzielt, das bzw. der es erlaubt, das modifizierte resultierende Lese-Abtastimpuls-Signal als Eingangssignal für den Leiterplatten-Zähler eines LCD Kontrollers zu verwenden, indem nur ein einziges resultierendes Lese-Abtastimpuls-Signal für jeden Lesezyklus erzeugt wird.
Beschreibung der Zeichnungen
In den begleitenden Zeichnungen, die einen wesentlichen Teil dieser Beschreibung bilden, sind die Details der Erfindung dargestellt:
1A stellt in Gestalt eines Funktionsblockdiagramms die Hauptschaltkreiselemente des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung bildlich dar.
1B stellt in Gestalt eines Funktionsblockdiagramms einen groben Schaltkreis dar, der hier nur zu beispielhaften Zwecken ausgewählt wurde. Grob bezeichnet in diesem Zusammenhang, dass dieser Schaltkreis, der einen Einzelkanal-RAM ohne weitere Vorkehrungen verwendet, nicht richtig funktionieren wird.
2A, 2B, 2C & 2D stellen in Gestalt eines abgewandelten Fussdiagramms das bevorzugte Verfahren der vorliegenden Erfindung bildlich dar.
3A zeigt das Zeitdiagramm für einen ersten erkennbaren Fall, der mit „Lesen und Schreiben: keine Konflikte!" bezeichnet ist, wie bei der vorliegenden Erfindung realisiert.
3B zeigt das Zeitdiagramm für einen zweiten erkennbaren Fall, der mit „Schreiben überlappt den Lesezugriff!" bezeichnet ist, wie bei der vorliegenden Erfindung realisiert.
3C zeigt das Zeitdiagramm für einen dritten erkennbaren Fall, der mit „Schreiben während des Lesezugriffs in Fortschritt!" bezeichnet ist, wie bei der vorliegenden Erfindung realisiert.
3D und 3E zeigen Zeitdiagramme für zwei weitere Fälle, nämlich „Schreiben am Ende des Lesezugriffs! (gekürzt)" und „Schreiben am Ende des Lesezugriffs! (vollständig), wie bei der vorliegenden Erfindung realisiert.
4A, 4B, 4C und 4D zeigen Zeitdiagramme für Kombinationen der Fälle der 3A bis 3E, zusammengefasst als Fälle „mehrfache Schreibzugriffe!", wie bei der vorliegenden Erfindung realisiert.
Beschreibung der bevorzugten Ausführungsbeispiele
Die bevorzugten Ausführungsbeispiele offenbaren einen neuen Schaltkreis und ein Verfahren zum Vermeiden von Speicherzugriffskonflikten, die normalerweise beim gleichzeitigen Zugriff auf das RAM bei LCD Kontroller auftritt, wobei ein Einzelkanal-RAM (SPRAM) auf einem LCD Treiberchip periodisch ausgelesen wird und Schreibbetriebe asynchron über eine serielle Schnittstelle auf den SPRAM zugreifen. Durch das Einführen eines neuen SPRAM Lesezugriffsregel (RAC) Schaltkreises und Verfahrens durch die vorliegende Erfindung, kann ein Lese-Schreibzugriffskonflikt unter allen Umständen vermieden werden. Es sollte denen, die im Bereich des Standes der Technik erfahren sind, klar sein, dass die vorliegende Erfindung angewendet und erweitert werden kann, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen.
Nun Bezug nehmend auf 1A, ist das bevorzugte Ausführungsbeispiel des Schaltkreises der vorliegenden Erfindung bildlich dargestellt. Wenn neu eingeführte, relevante Abkürzungen von Signalnamen, die in den Zeichnungen verwendet werden, werden sie in Klammern dargestellt. Eine serielle Schnittstellenvorrichtung 110 mit einem Taktgeber-Eingabeterminal und -leitung 112 und begleitendem Dateneingabe- und -leitung 111 empfängt serielle Eingabedaten (DATA), die seriell getaktet sind mittels des seriellen Taktgebersignals (SCLK) beim Terminal 112. Die Schnittstelle 110 hat eine Schreib-Abtastimpuls-Ausgabesignalleitung 113 und eine Daten-Ausgabeleitung 114. Beim letzten Bit der Eingabedaten, die empfangen werden, wird ein Schreib-Taktgeberimpuls (WRT) erzeugt. Dieser Schreib-Taktgeberimpuls startet den Schreibvorgang und die Daten werden dann parallel ausgegeben und in die verbundene SPRAM Vorrichtung 120 geschrieben; bildlich dargestellt in eindirektionaler Form, d.h. mit getrennter Daten-Ein Leitung 114 und Daten-Aus Leitung 121, welche dennoch anfangs auf den gleichen Speicherbereich schreibt und hiervon liest, und somit nur einen einzigen Kanal wiedergibt. Der Anzeigeregler 130, der Anzeigedaten und erforderliche Steuersignale 133 für die LCD Anzeige 140 zur Verfügung stellt, liest die Daten periodisch von Leitung 121 aus dem SPRAM. Üblicherweise werden diese Daten direkt abgetastet durch ein Lese-Datensignal (RDO) beim Terminal 131 – wie klar aus 1B und der Erläuterung hiervon verständlich ist. Bei dem Anzeigeregler 130 wird das RDO Signal von einem unabhängigen Systemtaktgeber (CLK) abgeleitet, dessen Eingang das Terminal 132 ist. Bei der vorliegenden Erfindung wird dieses Lese-Datensignal 131 in den neu und zusätzlich eingeführten Lesezugriffregel-(RAC)-Schaltkreis 150, der dann das ursprüngliche Lese-Abtastimpulssignal 131 in das neue resultierende Lese-Abtastimpulssignal (RDR) im Terminal 151 umwandelt. Diese Umwandlung des ursprünglichen Lese-Signals 131 resultiert aus dem neuen Berichtigungsverfahren, das mit dem neuen RAC Schaltkreis 150 der vorliegenden Erfindung eingeführt wird, das zwingend das serielle Taktgebersignal 112 zusammen mit dem Schreib-Abtastimpulssignal 113 berücksichtigt.
Nun Bezug nehmend auf 1B, ist ein „grober" Schaltkreis nur für beispielhafte Zwecke dargestellt, der aber bereits die oben genannten Schaltkreiselemente beinhaltet: serielle Schnittstelle 110, SPRAM 120, Anzeigeregler 130 zusammen mit LCD 140. Die Verbindungen zu der seriellen Schnittstelle 110 von SCLK Signal 112 und DATA als Eingang 111, und zwischen der seriellen Schnittstelle 110 und SPRAM 120 des DATA Signals 114 und WRT Abtastimpuls 113 sind identisch mit 1A. Dies bleibt auch zutreffend für die DATA-Verbindung zwischen SPRAM 120 und Anzeigeregler 130. Die fehlende Verbindung des Abtastimpulses RDO 131 zwischen dem Anzeigeregler 130 und dem SPRAM 120 wird nun wie dargestellt ausgebildet, d.h. ohne jegliches zwischengeordnetes Mittel. Der unabhängige Systemtaktgeber CLK wird auf den Anzeigeregler 130 über das Terminal 132 angewandt. Nun das Verhalten des Schaltkreises genauer im Detail untersuchend, kann man herausfinden, dass bei bestimmten Fällen eines Lese-Schreibzugriffs Konflikte auf Grund des unabhängigen Schreibzugriffs über WRT Abtastimpuls 113 und des nicht damit korrelierten Lesezugriffs über RDO Abtastimpuls 131 auf den gleichen Speicherbereich im SPRAM 120 auftreten. Somit sind beschädigte Daten im SPRAM die unvermeidbare Konsequenz. Dieses Problem des Zugriffskonflikts ist allgemein nicht gemäß dieser Anmeldung tolerierbar, und hat daher zu dem neuen Verfahren und Schaltkreis der vorliegenden Erfindung geführt.
Nun Bezug nehmend auf die abgewandelten Flussdiagramme der 2A–2D, wird das bevorzugte Ausführungsbeispiel des neuen Verfahrens, um besagte Speicherzugriffskonflikte zu vermeiden, wie es bei der vorliegenden Erfindung erreicht wird, sehr detailliert beschrieben. Die Zeitdiagramme, die in 3A–3E dargestellt sind, können der Einfachheit halber, gleichzeitig in Verbindung mit den Flussdiagrammen betrachtet werden. Die Signale und Zeiten, auf die Bezug genommen wird, können in beiden Darstellungen aufgefunden werden. Die Flussdiagramme sind dahingehend abgewandelt, dass sie zusätzliche Gruppen enthalten, deren Inhalte als logische Einheit verstanden werden muss. Tatsächlich ist die technische Realisierung dieses Verfahrens mittels des neuen RAC Schaltkreises nicht an diese Form der logischen Beschreibung gebunden. Die hier und in jedem anderen folgenden Flussdiagramm/Zeitschaubild dargestellten Signale, die bereits in 1A charakterisiert wurden, sind das ursprünglich Lese-Abtastimpuls-RDO 132, das serielle Taktgeber-SCLK 112, Schreib-Abtastimpuls-WRT 113, resultierende Lese-Abtastimpuls-Signal RDR 151 zusammen mit den Signalen im Inneren des RAC Schaltkreises 150, nämlich einem Lese-Block Signal (RDBLK) und einem Lese OK Anzeigesignal (RDOK). Wo die Aussage des Lese-Block-Signals die Funktion des Blockierens/Verhinderns des ursprünglichen Lese-Signals (RDO) in einigen Fällen hat, meint dies nicht das Lesen eines Blocks (Bereichs) von Daten.
Für ein besseres Verständnis der folgenden Erläuterungen, Flussdiagramme und Zeitschaubildern, kann es hilfreich sein, den folgenden Bedingungen und Vereinbarungen zu folgen, die hier hierarchisch und selbsterklärend wiedergegeben sind:
Betrachtete Signale:
Unabhängige Signale sind:

SCLK: = serielles Taktgebersignal
RDO: = ursprüngliches Lese-Abtastimpulssignal (erzeugt durch den Anzeigeregler)

Abhängige Signale sind:

WRT: = Schreib-Abtastimpulssignal (erzeugt durch die serielle Schnittstelle)

Abhängige und (im oder durch den RAC) erzeugte Signale sind:

RDBLK: = Lese-Block Signal (inneres Signal)
RDBLK „TRUE": zeigt an, ein Lese-Signal (RDO) zu blockieren/verhindern
RDBLK „FALSE": zeigt an, einem Lese-Signal (RDO) es zu ermöglichen, ausgeführt zu werden
RDOK: = Lese-OK-Signal (inneres Signal)
RDOK „TRUE": zeigt an, dass ein Lesezugriff erfolgreich durchgeführt wurde,
RDOK „FALSE": zeigt an, dass kein Lesezugriff im gegenwärtig beobachten Zyklus stattgefunden hat.
RDR: = resultierendes Lese Taktimpuls-Signal (Ausgabesignal)

Alle Signale haben eine positive Logik, d.h.:

logisch „TRUE": = hohes Signalniveau = bestätigt = aktiv
logisch „FALSE": = niedriges Signalniveau = gelöscht = inaktiv

Beobachtete Zeiten:

Tstart („Signal")

= Zeitpunkt, an dem das „Signal" wechselt von niedrigem Niveau auf hohes Niveau

Tend („Signal")

= Zeitpunkt, an dem das „Signal" wechselt von hohem Niveau auf niedriges Niveau,

und wobei „Signal" für jedes oben genannte Signal steht.

Als eine wichtige Hilfe zum Verstehen der folgenden abgewandelten Flussdiagramme ist im Folgenden eine ausführliche Zusammenfassung der Legenden zu den 2A–2D mit ausgearbeiteten Teilen beschreibender Texte und zusätzlicher Bemerkungen aufgeführt, um so die kurzen Testeinträge in den Diagrammen zu vervollständigen. Die Nummern links nehmen jeweils Bezug auf das Bezugszeichen in den Diagrammen:

Legende für 2A

201: Bereite für die Beurteilung des seriellen Taktgebersignals (SCLK) und des ursprünglichen Lese-Abtastimpuls-Signals (RDO) in Bezug auf die Korrelation zur Zeit vor.
202: Hole die SCLK Eingabe, beachte die Zeit Tstart (SCLK).
203: Hole die RDO Eingabe, beachte die Zeit Tstart (RDO).
204: Bereite die Erzeugung eines geeigneten Lese-OK-Signals (RDOK) zusammen mit/gemäß dem Lese-Block Signal (RDBLK) vor, abhängig von dem Verhältnis der oben genannten Startzeiten.
205: Prüfe jetzt: Tstart (SCLK) < Tstart (RDO) d.h. SCLK eher als RDO oder was kommt zuerst? Der Fall wird mit „WECHSELFALL" bezeichnet, die Ergebnisse sind „SCHREIBE" oder „LESE".

„WECHSELFALL: SCHREIBE"

206: 1) Setze das RDBLK Signal auf WAHR, wenn Tstart (RDBLK) = Tstart (SCLK). 2) Setze das RDOK Signal FALSCH.

„WECHSELFALL: LESE"

207: 1) Setze das RDBLK Signal auf WAHR, wenn Tstart (RDBLK) = Tstart (SCLK) + deltaT, mit geeigneter Zeitverzögerung deltaT > 0. 2) Setze das RDOK Signal WAHR, wenn Tstart (RDOK) = Tstart (SCLK).

Legende für 2B

Fortgesetzter „WECHSELFALL: SCHREIBE"

208: Hole das Schreib-Abtastimpuls-Signal (WRT), beachte Zeit Tend (WRT).
209: Setze das RDBLK Signal FALSCH, wenn Tend (RDBLK) = Tend (WRT).
210: Bereite den Start des resultierenden Lese-Abtastimpuls-Signals (RDR) in Abhängigkeit vom Status des RDBLK Signals vor.
211: Überprüfe nun: Status des REBLK Signals, RDBLK = FALSCH oder RDBLK = WAHR, oder welchen Zustand hat RDBLK jetzt? Der Fall wird mit „BLOCKFALL" bezeichnet, Ergebnisse sind „FALSCH" und „WAHR".

„BLOCKFALL: FALSCH"

212: Setze das RDR Signal = WAHR, wenn Tstart (RDR) = Tstart(RDO).

„BLOCKFALL: WAHR"

213: Setze das RDR Signal = WAHR, wenn Tstart (RDR) = Tend (WRT).

Legende für 2C

214: Bereite das Stoppen des RDR Signals vor, basierend auf den Status des RDO Signals.
215: Hole die RDO Eingabe, beachte die Zeit Tend (RDO).
216: Setze das RDR Signal = FALSCH, wenn Tend (RDR)) Tend (RDO).

Legende für 2D

Fortgesetzter „WECHSELFALL: LESE"

217: Bereite die Erzeugung des resultierenden Lese-Abtastimpuls-Signals (RDR) vor.
218: Setze das RDR Signal = WAHR, wenn Tstart (RDR) = Tstart (RDO).
219: Setze das RDR Signal = FALSCH, wenn Tend (RDR) = Tstart (SCLK) + deltaT, mit geeigneter Zeitverzögerung deltaT > 0.
220: Bereite das Stoppen der RDBLK und RDOK Signale vor, basierend auf den Status des RDO Signals.
221: Hole die RDO Eingabe, beachte die Zeit Tend (RDO).
222: Setze das RDBLK Signal FALSCH, wenn Tend (RDBLK) = Tend (RDO).
223: Setze das RDOK Signal FALSCH, wenn Tend (RDOK) = Tend (RDO).

Wie nun in 2A dargestellt, gelangt man bei Beginn eines Betriebszyklus an der Markierung START zum logischen Block 201, der für die Beurteilung des seriellen Taktgebersignals SCLK und des ursprünglichen Lese-Abtastimpuls-Signals RDO in Bezug auf ihr zeitliches Verhältnis vorbereitet. Der Block 202 gibt logisch wieder, dass der RAC Schaltkreis den seriellen Taktgeber SCLK analysiert, wobei er aktiv wird und die entsprechende augenblickliche Zeit Tstart (SCLK) notiert. Der Block 203 gibt logisch wieder, dass der RAC Schaltkreis den ursprünglichen Lese-Abtastimpuls RDO analysiert, wobei er aktiv wird und die entsprechende augenblickliche Zeit Tstart (RDO) notiert. Der folgende Block 204 bereitet für die Erzeugung eines geeigneten Lese OK Singals (RDOK) zusammen mit dem entsprechenden Lese-Block-Signal (RDBLK) vor, abhängig vom Verhältnis der obigen Startzeiten. Die erforderliche logische Fallentscheidung wird im Block 205 gemacht, der als „WECHSELFALL" bezeichnet ist. Startet der serielle Taktgeber SCLK früher als das ursprüngliche Lese-Abtastimpuls-Signal RDO? Antworten können „SCHREIBE" oder „LESE" sein.
Im Falle, dass Tstart (SCLK) kleiner als Tstart (RDO) ist – in Block 205 bezeichnet mit „WECHSELFALL: SCHREIBE" – setzt die Fortsetzung in Block 206 beide, das Lese-Block Signals RDBLK und das Lese-OK-Signal RDOK auf „FALSCH", in Zusammenhang mit der entsprechenden SCLK Signalaktivität, wie aus den Zeitdiagrammen 3A und 3B ersichtlich ist.
In einem Fall mit Tstart (SCLK) größer oder gleich Tstart (RDO) – in Block 205 bezeichnet mit „WECHSELFALL: LESE" – setzt die Fortsetzung in Block 207 das Lese-OK-Signal RDOK auf „WAHR" und, nach einer bestimmten, geeigneten Verzögerungszeit deltaT > 0, das Lese-Block-Signal RDBLK nun auf „WAHR", in Zusammenhang mit der entsprechenden SCLK Signalaktivität, wie aus den Zeitdiagrammen 3C oder 4D ersichtlich ist. Die Verzögerungszeit deltaT entspricht einer bestimmten Anzahl von seriellen Taktgeber SCLK Bits und muss derart gewählt werden, dass in jeder möglichen Situation ein sicherer Betrieb gewährleistet ist. Unter der folgenden Bedingung, dass der Schreib-Abtastimpuls WRT kurz im Vergleich zu dem ursprünglichen Lese-Abtastimpuls RDO ist, d.h. die Frequenz f(SCLK) des seriellen Taktgebers ist wesentlich größer als die System-Taktgeberfrequenz f(CLK), muss eine minimale Dauer des resultierenden Lese-Abtastimpulses RDR erreicht werden, lang genug für einen ordentlichen Lesebetrieb.
Die Fortsetzung von „WECHSELFALL: SCHREIBE", wie in 2B dargestellt, beendet die Aktivität des Lese-Block Signals RDBLK – wobei RDBLK auf „FALSCH" gesetzt wird – im Moment nach dem Schreib-Abtastimpuls WRT ausgelöst wurde, logisch bildlich dargestellt durch die Blöcke 208 und 209. Die Erzeugung des neuen resultierenden Lese-Abtastimpulses RDR wird im logischen Block 210 vorbereitet; gemäß einer letzten Analyse der Aufgabe der Erfindung. Das Startverhalten des resultierenden Lese-Abtastimpulses RDR hängt von dem Status des Lese-Blocks RDBLK ab, der im logischen Entscheidungsblock 211, bezeichnet mit „BLOCKFALL", überprüft wird. Ein Status „FALSCH" des Lese-Blocks im Augenblick des Überprüfens, nämlich Tstart (RDO), setzt den resultierenden Lese-Abtastimpuls RDR sofort auf „WAHR", siehe logischer Block 212. Dieses Verhalten ist in dem Zeitdiagramm 3A dargestellt. Der Status „WAHR" des Lese-Blocks im Augenblick des Überprüfens, nämlich Tstart (RDO), setzt den resultierenden Lese-Abtastimpuls RDR sofort auf „WAHR", aber verspätet bis nachdem der Schreib-Abtastimpuls abgegeben worden ist, siehe logischer Block 213. Dieses Verhalten ist im Zeitdiagramm 3B dargestellt. Beide Fälle, nämlich „BLOCKFALL: FALSCH" und „BLOCKFALL: WAHR" führen zu einer Aktion, die bildlich dargestellt und zusammen mit 2C beschrieben ist.
Nun 2C betrachtend, können wir erkennen, dass die Beendigung der Aktivität des neuen resultierenden Lese-Abtastimpulses RDR im logischen Block 214 vorbereitet ist. Das Stoppverhalten wird allein durch den ursprünglichen Lese-Abtastimpuls RDO gesteuert, wie logisch in den Blöcken 215 und 216 beschrieben ist. Dieses Verhalten ist in den Zeitdiagrammen 3A und 3B dargestellt. Somit wird nun in diesen Fällen der Betriebszyklus nun an der Markierung ENDE des Flussdiagramms von 2C beendet und kann an der Markierung START des Flussdiagramms von 2A wieder beginnen.
Zurückkommend auf das Flussdiagramm von 2A, bemerkten wir für den „WECHSELFALL: LESE", dass das Lese-OK-Signal RDOK als „WAHR" gesetzt wurde, und das Lese-Block-Signal RDBLK als „WAHR" gesetzt wurde, alles zu Momenten, die bereits zuvor erläutert wurden und wieder in den Zeitdiagrammen der 3C oder 4D gezeigt sind.
Nun 2D betrachtend, führt die Fortsetzung zum logischen Block 217, in dem die Erzeugung des neuen resultierenden Lese-Abtastimpulses RDR vorbereitet wird. Im Verhältnis mit dem Start des ursprünglichen Lese-Abtastimpulses RDO wird der neue resultierende Lese-Abtastimpuls RDR zuerst auf „WAHR" gesetzt, siehe logischer Block 218. Im Verhältnis mit dem Start des seriellen Taktgebers SCLK, verzögert um eine gewisse, geeignete Zeit deltaT > 0, wird der neue resultierende Lese-Abtastimpuls RDR schließlich auf „FALSCH" gesetzt, siehe logischer Block 219. Dieses Verhalten ist wieder deutlich in den Zeitdiagrammen der 3C und 3D oder 4D dargestellt.
Die einzige Aufgabe, die für den logischen Block 220 übrig ist, ist es, für das Stoppen sowohl des Lese-Block-Signals RDBLK als auch des Lese-OK-Signals RDOK vorzubereiten. Da dies wieder in Zusammenhang mit dem Aktivitätsende des ursprünglichen Lese-Abtastimpulses RDO ist, vermerkt der logische Block 221 wieder das Ende der Aktivität des ursprünglichen Lese-Abtastimpulses RDO, wobei im gleichen Moment das Lese-Block Signal RDBLK auf „FALSCH" und das Lese-OK-Signal RDOK auf „FALSCH" gesetzt werden, was logisch mit Block 222 und Block 223 jeweils beschrieben ist. Beide dieser Signale sind wieder in den Zeitdiagrammen von 3C oder 3D dargestellt. Somit wird auch beim „WECHSELFALL: LESE" ein Zyklusbetrieb an der Markierung ENDE des Flußdiagramms von 2D beendet, und kann auch wieder bei der Markierung START des Flussdiagramms von 2A beginnen. Die Fälle mit mehreren Schreibzugriffen werden eingeschlossen, wenn das logische Verhalten angemessen durch Wiederstarten der Zykluse überlagert wird.
Legende zu den Zeitdiagrammen der 3A–3E und 4A–4D:
3A: „Lesen und Schreiben: keine Konflikte!"

T1: Tstart (SCLK) = Tstart (RDBLK)
T2: Tend (WRT) = Tend (RDBLK)
T3: Tstart (RDO) = Tstart (RDR)
T4: Tend (RDO) = Tend (RDR)

3B: „Schreiben überlappt den Lesezugriff!"

T1: Tstart (SCLK) = Tstart (RDBLK)
T2: Tend (WRT) = Tend (RDBLK) = Tstart (RDR)
T3: Tend (RDO) = Tend (RDR)

3C: „Schreiben während des Lesezugriffs in Fortschritt!"

T1: Tstart (RDO) = Tstart (RDR)
T2: Tstart (SCLK) = Tstart (RDOK)
T3: Tstart (SCLK) + deltaT = Tstart (RDBLK)
T4: Tend (RDO) = Tend (RDBLK) = Tend (RDOK)

3D: „Schreiben am Ende des Lesezugriffs (gekürzt)!"

T1: Tstart (RDO) = Tstart (RDR)
T2: Tstart (SCLK) = Tstart (RDOK)
T3: Tstart (SCLK) + deltaT = Tstart (RDBLK) = Tend (RDR)
T4: Tend (RDO) = Tend (RDBLK) = Tend (RDOK)

3E: „Schreiben am Ende des Lesezugriffs (vollständig)!"

T1: Tstart (RDO) = Tstart (RDR)
T2: Tstart (SCLK) = Tstart (RDOK)
T3: Tend (RDO) = Tend (RDOK) = Tend (RDR)

4A: „Mehrfache Schreibzugriffe!"

T1: Tstart (SCLK) = Tstart (RDBLK)
T2: Tend (WRT) = Tend (RDBLK)
T3: Tstart (SCLK) = Tstart (RDBLK)
T4: Tend (WRT) = Tend (RDR)
T5: Tend (RDO) = Tend (RDR)

4B: „Mehrfache Schreibzugriffe!"

T1: Tstart (SCLK) = Tstart (RDBLK)
T2: Tend (WRT) = Tend (RDBLK)
T3: Tstart (RDO) = Tstart (RDR)
T4: Tstart (SCLK) = Tstart (RDOK)
T5: Tstart (SCLK) + deltaT = Tstart (RDBLK) = Tend (RDR)
T6: Tend (RDO) = Tend (RDBLK) = Tend (RDOK)

4C: „Mehrfache Schreibzugriffe!"

T1: Tstart (SCLK) = Tstart (RDBLK)
T2: Tend (WRT) = Tend (RDBLK) = Tstart (RDR)
T3: Tstart (SCLK) = Tstart (RDOK)
T4: Tstart (SCLK) + deltaT = Tstart (RDBLK) = Tend (RDR)
T5: Tend (RDO) = Tend (RDBLK) = Tend (RDOK)

4D: „Mehrfache Schreibzugriffe!"

Nun Bezug nehmend auf das Zeitdiagramm von 3A, wird die Betriebsart des bevorzugten Ausführungsbeispiels des neuen Verfahrens und Schaltkreises der vorliegenden Erfindung näher erläutert für einen ersten Fall bei einem Zeitverhältnis einer seriellen Taktgebereingabe und einem ursprünglichen Lese-Abtastimpuls-Signal. Dieser Fall kann mit „LESE UND SCHREIBE: KEIN KONFLIKT!" bezeichnet werden. Die hier und in jedem anderen folgenden Zeitdiagramm dargestellten Signale, die bereits in 1A bezeichnet sind, sind das ursprüngliche Lese-Abtastimpuls-RDO 131, das serielle Taktgeber-SCLK 112, das Schreib-Abtastimpuls-WRT 113, das resultierende Lese-Abtastimpuls-Signal RDR 151 zusammen mit Signalen im Inneren des RAC Schaltkreises 150 von 1A, nämlich ein Lese-Block-Signal (RDBLK) und ein Lese-OK-Anzeige-Signal (RDOK).
Die Eingabe mit dem seriellen Taktgeber-Signal SCLK und dem ursprünglichen Lese-Abtastimpuls-Signal RDO überlappen sich nicht in der Zeit, d.h. kein Lese-Abtastimpuls WRT, der einen Schreibzugriff initiiert, tritt während des Lesezyklus auf, d.h. wenn der ursprüngliche Lese-Abtastimpuls RDO aktiv ist und ein Lesezugriff läuft. Das resultierende Lese-Abtastimpuls-Signal RDR ist identisch mit dem ursprünglichen Lese-Abtastimpuls-Signal RDO. Das Lese-OK-Signal RDOK ist stets „FALSCH". Übrigens ist das Lese-Block Signal RDBLK in diesem Fall optional, d.h. hat keinen Einfluss. Kein Speicherzugriffskonflikt kann auftreten. Die Wahl, das RDBLK Signal dennoch auf „WAHR" zu setzen, wie in 3A angezeigt, wird in der folgenden Beschreibung von 3B erläutert.
Nun Bezug nehmend auf das Zeitdiagramm von 3B, wird die Betriebsart des bevorzugten Ausführungsbeispiels des neuen Verfahrens und Schaltkreises der vorliegenden Erfindung näher erläutert für einen zweiten Fall bei einem Zeitverhältnis einer seriellen Taktgebereingabe und einem ursprünglichen Lese-Abtastimpuls-Signal. Dieser Fall kann mit „SCHREIBEN ÜBERLAPPT LESEZUGRIFF!" bezeichnet werden. Das serielle Taktgebersignal SCLK startet eine Schreibübertragung kurz bevor der ursprüngliche Lese-Abtastimpuls auftritt, d.h. ein Schreib-Abtastimpuls WRT, der am letzten Bit des seriellen Taktgebersignals SCLK erzeugt wurde, löst einen Schreibzugriff während des aktiven ursprünglichen Lese-Abtastimpuls-Signals RDO aus. Als ein Problem würde nun ein Zugriffskonflikt auftreten! Um dieses Problem zu lösen, wird ein geeignetes Lese-Block-Signal RDBLK erzeugt, das das ursprüngliche Lese-Abtastimpuls-Signal RDO blockiert. Nachdem der Schreibzugriff abgeschlossen ist, wird das Lese-Block Signal RDBLK gelöscht, und das resultierende Lese-Abtast-Signal RDR – etwas kürzer, aber noch von ausreichender Länge für einen ordentlichen Lesebetrieb – wird dem SPRAM gemeldet. Somit wird das Konfliktproblem in diesem Fall durch die vorliegende Erfindung gelöst.
Wie nun aus den obigen Erläuterungen verständlich ist, sind die zwei Signale DRBLK und RDOK, die innere Signale des neu eingeführten Lesezugriffsregel-(RAC)-Schaltkreises sind, wesentliche Steuersignale im Schema der Speicherzugriffs-Konfliktvermeidung.
Sie werden zurückgesetzt, gesetzt und gehalten von einem System-Taktgeber (CLK) Zyklus zum nächsten, bedingungsmäßig abhängig von den Zuständen der Signale SCLK und RDO während dieser Zyklen. Das Lese-OK-Signals (RDOK) wird hierbei sofort auf „WAHR" gesetzt, wenn während eines laufenden Lesevorgangs (RDO ist bereits „WAHR") ein konkurrierender Schreibvorgang (SCLK) gestartet wird, was dem Regler anzeigt, dass ein Lesevorgang (RDO) bereits in Fortschritt ist.
Das erforderliche Lese-Block-Signal (RDBLK) wird dann erzeugt, nachdem eine gewisse Zeitverzögerung deltaT (erforderlich für das Vermeiden von Störimpulsen, d.h., um eine minimale Dauer des Lese-Abtastimpulses sicherzustellen) diese Bedingungen noch wahr sind. Folglich wird das resultierende Lese-Abtastimpuls-Signal (RDR) durch ein logisches UND modifiziert, wobei das ursprüngliche Lese-Abtastimpuls-Signal (RDO) mit diesem invertierten Lese-Block-Signal (_RDBLK) kombiniert wird.
Die benötigte Zeitverzögerung deltaT wird mittels Zählens einer gewissen Anzahl von seriellen Taktgeber (SCLK) Zyklen bestimmt, und ist somit an die hereinkommende Taktgeberfrequenz gebunden.
Nun Bezug nehmend auf das Zeitdiagramm von 3C, wird die Betriebsart des bevorzugten Ausführungsbeispiels des neuen Verfahrens und Schaltkreises der vorliegenden Erfindung näher erläutert für einen dritten Fall bei einem Zeitverhältnis einer seriellen Taktgebereingabe und einem ursprünglichen Lese-Abtastimpuls-Signal. Dieser Fall kann mit „SCHREIBEN WÄHREND EIN LESEVORGANG LÄUFT!" bezeichnet werden. Eine Schreibübertragung tritt auf, nachdem das ursprüngliche Lese-Abtastimpuls-Signal RDO bereits aktiv geworden ist, d.h. das serielle Taktgeber-Signal SCLK startet nachdem der Lesezugriff begonnen hat. Gleichzeitig wird das Lese-OK-Signal RDOK auf „WAHR" gesetzt. Als ein Problem löst der Schreib-Abtastimpuls WRT wieder einen Schreibzugriff während eines aktiven ursprünglichen Lese-Abtastimpulses RDO. Dies würde nun wieder zu einem Speicherzugriffkonflikt führen, da der resultierende Lese-Abtastimpuls RDR bereits zusammen mit dem ursprünglichen Lese-Abtastimpuls RDO gestartet wurde, da es am Anfang des Lesezyklus unbekannt ist, dass später ein Schreibzugriff auftreten wird! Um dieses Problem zu lösen, wird ein geeignetes Lese-Block-Signal RDBLK erzeugt. Nach einer gewissen Anzahl von seriellen Taktgeberimpulsen SCLK, die eine Zeitverzögerung deltaT einführen, wie in 3C dargestellt, wird dieses Lese-Block Signal RDBLK auf „WAHR" gesetzt, und da das Lese-OK-Signal RDOK „WAHR" ist, und beendet sofort das aktive resultierende Lese-Abtastimpuls-Signals RDR. Diese Zeitverzögerung deltaT stellt eine minimale Dauer des Lese-Abtastimpuls-Signals RDR sicher, lange genug für einen ordnungsgemäßen Lesebetrieb, d.h. um Störimpulse zu vermeiden. Wenn das Lese- Abtastimpuls-Signal RDR gemeinsam mit dem ursprünglichen Lese-Abtastimpuls-Signal RDO gestartet und mit dem Schreib-Abtastimpuls-Signal WRT gestoppt würde, könnte es zu kurz für einen erfolgreichen Lesebetrieb werden. Diese Zeitverzögerung deltaT kann einfach durch das Zählen einer gewissen Anzahl von seriellen Taktgeber SCLK Impulsen realisiert werden, wie bereits zuvor erläutert. Da dieses Lese-Block-Signals RDBLK durch den Schreib-Abtastimpuls WRT beendet wurde – wie es aus dem in 3B bildlich dargestellten Fall ersichtlich ist – wird auch das zusätzliche Lese-OK-Signal RDOK „WAHR" benötigt, welches verhindert, dass das Lese-Block-Signal RDBLK gelöscht wird. Dieses Lese-OK-Signal RDOK ist stets als „WAHR" gesetzt, wenn eine serielle Schreibübertragung startet, d.h. wenn das serielle Taktgebersignal SCLK startet während es bereits einen laufenden aktiven Lesezugriff gibt. Da das Beenden des resultierenden Lese-Abtastimpuls-Signals RDR vor dem Schreib-Abtastimpuls WRT den Schreibzugriff auslöst, wird ein ungestörter Schreibzugriff gewährleistet. Beide Signale, das Lese-Block-RDBLK und das Lese-OK-Signal RDOK, werden am Ende des Lesezyklus gelöscht, d.h. wenn das ursprüngliche Lese-Abtastimpuls-Signal deaktiviert ist. Somit wird bei diesem Fall das Problem durch die vorliegende Erfindung gelöst.
Nun Bezug nehmend auf die Zeitdiagramme der 3D und 3E wird die Situation der zwei Fälle „SCHREIBEN AM ENDE EINES LESEZUGRIFFS (GEKÜRZT)!" und „SCHREIBEN AM ENDE EINES LESEZUGRIFFS (VOLLSTÄNDIG)!" beschrieben. Diese Situation ist im Wesentlichen exakt die gleiche, wie im Falle „SCHREIBEN WÄHREND EIN LESEVORGANG LÄUFT!", der in 3C bildlich dargestellt und oben beschrieben ist, außer dass, wenn die Zeitverzögerung deltaT (bestimmt durch Zählen einer bestimmten Anzahl von SCLK Impulsen) nicht erreicht wird – d.h. nicht ausreichend viele Taktgeberimpulse SCLK sind bis das Ende des ursprünglichen Lese-Abtastimpuls-Signals RDO erfolgt – kein Lese-Block Signal RDBLK wird erzeugt, somit bleibt das resultierende Lese-Abtastimpuls-Signal RDR unverändert, d.h. ungekürzt.
Nun Bezug nehmend auf die Zeitdiagramme von 4A bis 4D, wird die Betriebsart des bevorzugten Ausführungsbeispiels des neuen Verfahrens und Schaltkreises der vorliegenden Erfindung näher erläutert für spezielle Unterfälle, alle mit vielem Schreiben auf den SPRAM. Diese Fälle werden unter dem Konzept „VIELFACHE SCHREIBZUGRIFFE!" der Einfachheit halber zusammengefasst, und werden hauptsächlich als Überlagerung der zuvor genannten Fälle erläutert.
Die in 4A bildlich dargestellte Situation ist identisch mit der in 3A dargestellten Situation, dem Fall „LESEN UND SCHREIBEN: KEIN KONFLIKT!", außer, dass eine zweite Schreibübertragung auf der seriellen Eingangsleitung während des Beginns des folgenden Lesezyklus ankommt, d.h. wenn das ursprüngliche Lese-Abtastimpuls-Signal RDO gerade aktiv wird. Wie aus den Zeichnungen klar verständlich ist, wird dieser zweite Schreibzugriff gemäß dem Fall „SCHREIBEN ÜBERLAPPT LESEZUGRIFF!" behandelt, der in 3B beschrieben ist, um nicht den ordnungsgemäßen Betrieb zu stören. Da das Lese-Block-Signal RDBLK in diesem Fall auf „WAHR" gesetzt bleibt während der Aktivität des seriellen Taktgebersignals SCLK, wird das resultierende Lese-Abtastimpuls-Signal RDR noch zurückgehalten, bis es in dem Moment aktiviert wird, an dem das Schreiben auf den SPRAM bereits beendet wurde, d.h. es kann kein Schreib-Lese-Konflikt auftreten.
Die Situation, die in 4B bildlich dargestellt ist, ist ebenfalls identisch mit der in 3A dargestellten Situation, dem Fall „LESEN UND SCHREIBEN: KEIN KONFLIKT!", außer, dass eine zweite Schreibübertragung auf der seriellen Eingangsleitung während des Beginns und während des folgenden Lesezyklus ankommt, d.h. wenn der ursprüngliche Lese-Abtastimpuls RDO aktiv ist. Wie aus den Zeichnungen einfach ersichtlich ist, wird dieser zweite Schreibzugriff gemäß dem Fall „SCHREIBEN WÄHREND LESEZUGRIFF LÄUFT!" behandelt, der in 3C beschrieben ist, um nicht den ordnungsgemäßen Betrieb zu stören. Da das Lese-Block-Signal RDBLK und das Lese-OK-Signal RDOK „FALSCH" sind, d.h. beide sind unbestätigt am Anfang des Lesezyklus, wobei das ursprüngliche Lese-Abtastimpuls-Signal RDO aktiv gesetzt ist, wird das resultierende Lese-Abtastimpuls-Signal RDR zur gleichen Zeit aktiviert. Dieser zweite Schreibzugriff durch das serielle Taktgeber-Signal SCLK führt sofort zur Durchsetzung von „WAHR" des Lese-OK-Signals RDOK. Nach besagter, oben beschriebener Zeitverzögerung, die einer bestimmten Anzahl von seriellen Taktgeberimpulsen entspricht, wird das Lese-Block-Signal RDBLK als „WAHR" bestätigt. Dies seinerseits deaktiviert das resultierende Lese-Abtastimpuls-Signal RDR, welches die Beendigung des Lesezugriffs auf den SPRAM bezeichnet, bevor der Schreib-Abtastimpuls WRT den Schreibzugriff auslöst. Da das Lese-Block-Signal RDBLK und das Lese-OK-Signal RDOK bestätigt bis zum Ende des laufenden Lesezyklus bleiben, können weitere Schreibzugriffe durchgeführt werden, ohne jegliche Gefahr möglicher Speicherzugriffskonflikte.
Die Situation, die in 4C bildlich dargestellt ist, ist ebenfalls identisch mit der in 3B dargestellten Situation, dem Fall „SCHREIBEN ÜBERLAPPT LESEZUGRIFF!", außer, dass eine zweite Schreibübertragung auf der seriellen Eingangsleitung während des gleichen Lesezyklus ankommt, d.h. wenn der ursprüngliche Lese-Abtastimpuls RDO noch aktiv ist. Wie aus den Zeichnungen einfach entnehmbar ist, wird dieser zweite Schreibzugriff gemäß dem Fall „LESEN: SCHREIBZUGRIFF!" behandelt, der in 3C beschrieben ist, um nicht den ordnungsgemäßen Betrieb zu stören. Da das Lese-Block-Signal RDBLK von Beginn des aktivierten ursprünglichen Lese-Abtastimpuls-Signals RDO an bestätigt gehalten wird, wird das resultierende Lese-Abtastimpuls-Signal RDR zurückgehalten, bis der erste Schreibzugriff durch das serielle Taktgebersignal SCLK mit seinem ausgelösten Schreib-Abtastimpuls WRT beendet ist. Folglich wird das Lese-Block Signal RDBLK gelöscht und das resultierende Lese-Abtastimpuls-Signal RDR wird aktiviert. Ein zweiter Schreibzugriff durch das serielle Taktgebersignal SCLK führt sofort zur Bestätigung „WAHR" des Lese-OK Signals RDOK, und nach besagter Zeitverzögerung, die zuvor eingeführt und beschrieben wurde, welche einer bestimmten Anzahl von seriellen Taktgeberimpulsen entspricht, wird das Lese-Block-Signal wieder als „WAHR" bestätigt. Dies seinerseits deaktiviert das resultierende Lese-Abtastimpuls-Signal RDR, was die Beendigung des Lesezugriffs auf den SPRAM bedeutet, bevor der zweite Schreib-Abtastimpuls den zweiten Schreibzugriff auslöst. Da das Lese-Block Signal RDBLK und das Lese-OK-Signal RDOK bestätigt bleiben bis zum Ende des laufenden Lesezyklus, können weitere Schreibzugriffe nun ohne die Gefahr von Speicherzugriffskonflikten ausgeführt werden.
Die Situation, die in 4D bildlich dargestellt ist, ist ebenfalls identisch mit der in 3C dargestellten Situation, dem Fall „SCHREIBEN WÄHREND LESEZUGRIFF LÄUFT!", außer, dass eine zweite Schreibübertragung auf der seriellen Eingangsleitung während des gleichen Lesezyklus ankommt, d.h. wenn das ursprüngliche Lese-Abtastimpuls-Signal RDO noch aktiviert ist. Wie aus den Zeichnungen klar ersichtlich ist, wird dieser zweite Schreibzugriff gemäß dem Fall „SCHREIBEN WÄHREND LESEZUGRIFF LÄUFT!" behandelt, der in 3C beschrieben ist, um nicht den ordnungsgemäßen Betrieb zu stören. Da das Lese-Block-Signal RDBLK „FALSCH" ist und das Lese-OK-Signal „FALSCH" ist, d.h. beide sind bei aktiv gesetztem ursprünglichen Lese-Abtastimpuls-Signals RDO zu Beginn des Lesezyklus unbestätigt, wird das resultierende Lese-Abtastimpuls-Signal RDR am Anfang dieses Lesezyklus aktiviert. Der erste Schreibzugriff durch das serielle Taktgebersignal SCLK führt sofort zur Feststellung „WAHR" des Lese-OK-Signals RDOK. Nach besagter, oben beschriebener Zeitverzögerung, die einer bestimmten Anzahl von seriellen Taktgeberimpulsen entspricht, wird das Lese-Block Signal RDBLK als „WAHR" bestätigt. Dies seinerseits deaktiviert das resultierende Lese-Abtastimpuls-Signal RDR, welches die Beendigung des Lesezugriffs auf den SPRAM bezeichnet, bevor der folgende Schreib-Abtastimpuls WRT den Schreibzugriff auslöst. Da das Lese-Block-Signal RDBLK und das RDOK Signal bis zum Ende des ursprünglichen Lesezyklus nicht gelöscht werden, gibt es nur ein einziges resultierendes Lese-Abtastimpuls-Signal RDR, das dem SPRAM während dieses Schreibzyklus gesandt wird, d.h. keine weiteren Schreibzugriffe werden zugelassen.
Zusammengefasst beweisen die detaillierten obigen Beschreibungen, bei Betrachten des Betriebs des bevorzugten Ausführungsbeispiels des neuen Verfahrens und Schaltkreises der vorliegenden Erfindung, wie in den 4A–4D beschrieben, dass nur ein einziges resultierendes Lese-Abtastimpuls-Signal RDR an den SPRAM während jeder möglichen Kombination von Lese-Schreib-Zugriffen während eines Lesezyklus gibt, d.h. kein zweiter Lesezugriff ist erlaubt, und dieses resultierende Lese-Abtastimpuls-Signal RDR wird nie von einem Schreib-Abtastimpuls WERT überlappt. In anderen Worten, es wird nur ein regulärer Lesezugriff durchgeführt, genau was das ursprüngliche Lese-Abtastimpuls-Signal RDO angefordert hat; selbst mehrere aufeinander folgende Schreibzugriffe werden ohne jegliches Risiko von Speicherzugriffskonflikten durchgeführt.
Ferner ein gewisses Energiesparen wird dadurch erreicht, dass nur ein reguläres resultierendes Schreib-Abtastimpuls-Signal RDR garantiert wird, selbst bei mehreren Schreibzugriffen. Dieses einzige resultierende Lese-Abtstimpuls-Signal RDR während jedes regulären Lesezyklus kann daher auf zur Steuerung eines LCD Leiterplatten-Zählers verwendet werden.
Als ein wichtiges Merkmal der Erfindung kann die Einführung eines neuen Lesezugriffs-Regelschaltkreises 150 (RAC) mit nur drei Eingangssignalen und einem Ausgangssignal herausgestellt werden; Eingangssignal serieller Taktgeber 112 (SCLK), Eingangssignal Schreibimpuls 113 (WRT) und Eingangssignal ursprünglicher Lese-Abtastimpuls 131 (RDO), die ein einen Zugriffskonflikt vermeidendes, modifiziertes Lese-Abtastimpuls-Signal 151 (RDR) herausgeben. Im Inneren wird ein ausgearbeitetes Lese-Abtastimpuls-Signal-Modifikationsschema, wie es sehr detailliert oben beschrieben ist, mit Hilfe von zwei, rein intern benutzten Signalen realisiert, dem Lese-Block-Signal (RDBLK) und dem Lese-OK-Signal (RDOK). Dieser ursprüngliche Lese-Abtastimpuls-Signal RDO Modifikationsalgorithmus garantiert, dass nur ein einziges resultierendes Lese-Abtastimpuls-Signal RDR zum SPRAM während jedes möglichen Falles von Lese-Schreib-Zugriffen während eines Lesezyklus gesandt wird, d.h. kein zweiter Lesezugriff wird zugelassen, und dieses resultierende Lese-Abtastimpuls-Signal RDR wird nie von einem Schreib-Abtastimpuls WRT überlappt.
Als Voraussetzungen für eine erfolgreiche Einführung des RAC-Schaltkreises müssen beachtet werden:

1. Verwendung einer seriellen Schnittstelle, die ein Taktgebersignal (SCLK) zur Verfügung stellt.
2. Ein Schreibzugriff auf den SPRAM findet am Ende der seriellen Datenübertragung statt, d.h. der Schreib-Abtastimpuls (WRT) wird zusammen mit dem letzten eingehenden Daten-Bit erzeugt, getaktet mit dem seriellen Taktgebersignal (SCLK) oder kurz nachdem der letzte SCLK Impuls empfangen wurde.
3. Der Schreib-Abtastimpuls (WRT) ist kurz, verglichen mit dem ursprünglichen Lese-Abtastimpuls (RDO); (z.B. 1/5 MHz verglichen mit 1/100 kHz).

Die Steuerung, die durch diesen RAC-Schaltkreis geschaffen wird, führt dann unter allen Umständen zu einem konfliktfreien Lese-Schreib-Zugriffsbetrieb mit einem Einzelkanal-RAM (SPRAM).
Die Vorteile der vorliegenden Erfindung können nun zusammengefasst werden. Die vorliegende Erfindung stellt ein effektives und gut herstellbares Verfahren und einen Schaltkreis für die Steuerung eines Lese-Schreib-Zugriffs auf ein Einzelkanal-RAM (SPRAM) mit Hilfe eines seriellen Taktgebersignals zur Verfügung. Besagtes serielles Taktgebersignal wird durch eine serielle Schnittstelle für die Dateneingabe geliefert, so dass, vollständig unabhängig von dem seriellen Taktgebersignal, das asynchrone Datenschreiben auf besagten SPRAM erfolgt, während periodisch vom SPRAM gelesen wird. Das Verfahren zur Lesezugriffssteuerung (RAC) und der Schaltkreis zeigen einen konfliktfreien Zugriff zum Lesen von besagtem SPRAM.
Auf Grund des Steuerungsverfahrens, das in den RAC-Schaltkreis implementiert ist, gibt es genau einen Lese-Abtastimpuls während jedes Lesezyklus, selbst wenn ein mehrfacher Schreibzugriff auftritt. Somit kann der Lese-Abtastimpuls verwendet werden, um den Leiterplatten-Zähler einer LCD-Treiberschaltung zu inkrementieren. Ein Energiesparen wird auch erreicht, auf Grund besagten Merkmals eines einzigen Lese-Abtastimpulses während eines mehrfachen Schreibzugriffs.
Wie in den bevorzugten Ausführungsbeispielen dargestellt, stellt der neue Schaltkreis eine effektive und herstellbare Alternative zum Stand der Technik dar.
Während die Erfindung insbesondere anhand der bevorzugten Ausführungsbeispiele hiervon aufgezeigt und beschrieben wurde, ist es für Fachleute verständlich, dass verschiedene Abwandlungen in Form und Detail erfolgen können, ohne den Schutzbereich der Erfindung zu verlassen.

Claims

Verfahren zur Vermeidung von Speicherzugriffskonflikten während des Lese- und Schreibbetriebs auf einem Einzelkanal-RAM (120) unter Verwendung eines konfliktfreien seriellen Schreibzugriffs und eines asynchronen Lesezugriffs, dadurch gekennzeichnet, dass es aufweist: – zur Verfügung Stellen einer seriellen Schnittstelle (110), einer Lesevorrichtung und einer Steuerschaltung (150); – Verwendung eines seriellen Taktgebers (112), der seriell Eingabedaten in die serielle Schnittstelle (110) und ein Schreib-Abtastimpuls-(WRT, 113)-Signal von besagter serieller Schnittstelle (110) für besagten seriellen Schreibzugriff eingibt, welcher eine parallele Datenausgabe von der seriellen Schnittstelle (110) an das Einzelkanal-RAM (120) veranlasst; – Verwendung eines ursprünglichen Lese-Abtastimpuls-(RDO)-Signals von besagter Lesevorrichtung für besagten asynchronen Lesezugriff auf besagten Einzelkanal-RAM (120); und – Erzeugung in besagter Steuerschaltung (150) eines einfach modifizierten, resultierenden Lese-Abtastimpuls-(RDR)-Signals für besagten asynchronen Lesezugriff auf besagten Einzelkanal-RAM derart, dass besagtes ursprüngliches Lese-Abtastimpuls-(RDO, 151)-Signal in Abhängigkeit von besagtem seriellen Taktgeber (112) modifiziert wird, und Schreib-Abtastimpuls-(WRT, 113)-Signale und besagtes ursprüngliches Lese-Abtastimpuls-Signal somit einen gleichzeitigen Zugriff auf besagten Lese- und Schreibbetrieb von besagtem Einzelkanal-RAM mittels Variation des Beginns und des Endes besagten modifizierten resultierenden Lese-Abtastimpuls-Signals für besagten Speicherlesebetrieb vermeiden.
Verfahren nach Anspruch 1, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Erzeugung eines Schreib-Abtastimpuls-Signals (WRT, 113) am Ende besagten seriellen Taktgeber-Signals; und – Erzeugen zusätzlicher Steuersignale, um den Fortgang des Lesevorgangs anzuzeigen, und um den Lesevorgang während des fortlaufenden Schreibvorgangs zu blockieren; und – Modifizieren des ursprünglichen Lese-Abtastimpuls-(RDO)-Signals mit der Hilfe besagter zusätzlicher Steuersignale, um Speicherzugriffskonflikte derart zu vermeiden, dass stets eingehende serielle Speicherschreibzugriffe stets durchgeführt werden, während Speicherlesezugriffe während derartiger Speicherschreibzugriffe unterdrückt werden.
Verfahren nach Anspruch 1, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Erzeugung von nur einem einzelnen resultierenden Lese-Abtastimpuls-Signals für jedes ursprüngliche Lese-Abtastimpuls-Signal, das angewendet wurde, selbst wenn eine Mehrzahl von Schreibzugriffen auftritt, so dass der Energieverbrauch der Schaltung während des Betriebs verringert wird.
Verfahren nach Anspruch 1, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: – Verwendung besagten einzelnen modifizierten resultierenden Lese-Abtastimpuls-Signals als Eingabesignal für einen Leiterplatten-Zähler einer LCD-Treiberschaltung.
Verfahren nach Anspruch 1, wobei besagter Schritt der Erzeugung besagten einzelnen modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: Auswerten besagten seriellen Taktgebersignals, welches beginnt und stoppt, bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wird, und welches als der erste serielle Taktgeberimpuls bezeichnet ist.
Verfahren nach Anspruch 5, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: Aktivieren und Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals in Übereinstimmung getaktet mit besagtem ursprünglichen Lese-Abtastimpuls-Signals.
Verfahren nach Anspruch 5, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: – Bewerten einer Mehrzahl von seriellen Taktgeberimpulsen, die besagtem ersten seriellen Taktgeberimpuls folgen, wobei ein zweiter serieller Taktgeberimpuls beginnt, bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wird, und stoppt, nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wird, und bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal wieder gelöscht ist; und – Aktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nachdem besagter zweiter serieller Taktgeberimpuls beendet ist, und Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal gelöst ist.
Verfahren nach Anspruch 5, wobei besagter Schritt der Erzeugung besagten einzelnen modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: – Bewerten einer Mehrzahl von seriellen Taktgeberimpulsen, die besagtem ersten seriellen Taktgeberimpuls folgen, wobei ein zweiter serieller Taktgeberimpuls beginnt und stoppt, nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wird, und bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal wieder gelöscht ist; – Aktivieren besagten einzigen modifizierten resultierenden Lese-Abtastimpuls-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wurde; und – Deaktivieren besagten einzigen modifizierten resultierenden Lese-Abtastimpuls-Signals nach einer bestimmten Zeitdauer – entsprechend einer bestimmten minimalen Anzahl von Taktgeberimpulsen besagten zweiten seriellen Taktgeberimpulses – nachdem besagter zweiter serieller Taktgeberimpuls aktiviert wurde, wobei besagte bestimmte Zeitdauer oder besagte minimale Anzahl von seriellen Taktgeberimpulsen derart gewählt werden müssen, dass ein kompletter, ungestörter Lesebetrieb aus dem Einzelkanal-RAM garantiert wird.
Verfahren nach Anspruch 1, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Bewerten besagten seriellen Taktgebersignals, welches beginnt bevor und endet nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal gelten gemacht wurde, und bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal wieder gelöscht ist, und welches als erster serieller Taktgeberimpuls bestimmt ist.
Verfahren nach Anspruch 9, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: – Aktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nachdem besagter erster serieller Taktgeberimpuls beendet ist; und – Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal gelöscht ist.
Verfahren nach Anspruch 6 oder 7 oder 10, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: Erzeugung zweier Hilfssignale, die als „Block auslesen" und „Lesen OK" bezeichnet sind; geltend machen besagten Block-auslesen-Signals während der Aktivität besagten ersten seriellen Taktgeberimpulses gemeinsam mit stets gelöscht halten besagten Lesen-OK-Signals.
Verfahren nach Anspruch 9, wobei der Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: – Bewerten einer Mehrzahl serieller Taktgeberimpulse, die besagtem ersten seriellen Taktgeberimpuls folgen, wobei ein zweiter serieller Taktgeberimpuls beginnt und endet, nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal gelten gemacht wurde, und bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal wieder gelöscht ist; – Aktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals, wenn besagter erster serieller Taktgeberimpuls deaktiviert ist; und – Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nach einer bestimmten Zeitdauer – entsprechend einer bestimmten minimalen Anzahl von Taktgeberimpulsen besagten zweiten seriellen Taktgeberimpulses – nachdem besagter zweiter serieller Taktgeberimpuls aktiviert wurde, wobei besagte bestimmte Zeitdauer oder besagte minimale Anzahl von seriellen Taktgeberimpulsen derart gewählt werden müssen, dass ein kompletter, ungestörter Lesebetrieb aus besagtem Einzelkanal-RAM garantiert wird.
Verfahren nach Anspruch 12, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals ferner aufweist: – Erzeugung zweier Hilfssignale, die als „Block auslesen" und „Lesen OK" bezeichnet sind; – geltend machen besagten Block-auslesen-Signals während der Aktivität besagten ersten seriellen Taktgeberimpulses; und – Löschen besagten Blockauslesen-Signals nachdem die Aktivität besagten ersten seriellen Taktgeberimpulses beendet ist; – wieder geltend machen besagten Block-auslesen-Signals nach besagter Zeitdauer nachdem besagter zweiter Taktgeberimpuls zusammen mit dem geltend machen besagten Lesen-OK-Signals aktiviert wird, wenn besagter zweiter serieller Taktgeberimpuls aktiviert wird; und – Löschen besagten Block-auslesen-Signals und besagten Lesen-OK-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal deaktiviert wird.
Verfahren nach Anspruch 1, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Bewerten besagten seriellen Taktgebersignals, welches beginnt und endet nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal gelten gemacht wurde, und bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal wieder gelöscht ist, und welches als erster serieller Taktgeberimpuls bestimmt ist.
Verfahren nach Anspruch 14, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Aktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wurde; und – Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nach einer bestimmten Zeitdauer – entsprechend einer bestimmten minimalen Anzahl von Taktgeberimpulsen besagten ersten seriellen Taktgeberimpulses – nachdem besagter erster serieller Taktgeberimpuls aktiviert wurde, wobei besagte bestimmte Zeitdauer oder besagte minimale Anzahl von seriellen Taktgeberimpulsen derart gewählt werden müssen, dass ein kompletter, ungestörter Lesebetrieb aus dem Einzelkanal-RAM garantiert wird.
Verfahren nach Anspruch 14, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: Aktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wurde; und – Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal deaktiviert wird.
Verfahren nach Anspruch 16, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Erzeugung eines Hilfssignals, welches als „Lesen OK" bezeichnet ist; – geltend machen besagten Lesen-OK-Signals während der Aktivierung besagten ersten seriellen Taktgeberimpulses; und Löschen besagten Lesen-OK-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal deaktiviert wird.
Verfahren nach Anspruch 14, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Bewerten einer Mehrzahl serieller Taktgeberimpulse, die besagtem ersten seriellen Taktgeberimpuls folgen, wobei ein zweiter serieller Taktgeberimpuls beginnt und endet, nachdem besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wurde, und bevor besagtes ursprüngliches Lese-Abtastimpuls-Signal wieder gelöscht ist; – Aktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal geltend gemacht wurde; und – Deaktivieren besagten modifizierten resultierenden Lese-Abtastimpuls-Signals nach einer bestimmten Zeitdauer – entsprechend einer bestimmten minimalen Anzahl von Taktgeberimpulsen besagten zweiten seriellen Taktgeberimpulses – nachdem besagter zweiter serieller Taktgeberimpuls aktiviert wurde, und wobei besagte bestimmte Zeitdauer oder besagte minimale Anzahl von seriellen Taktgeberimpulsen derart gewählt werden müssen, dass ein kompletter, ungestörter Lesebetrieb aus besagtem Einzelkanal-RAM garantiert wird.
Verfahren nach Anspruch 8 oder 15 oder 18, wobei besagter Schritt der Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-Signals aufweist: – Erzeugung zweier Hilfssignale, die als „Block auslesen" und „Lesen OK" bezeichnet sind; – geltend machen besagten Block-auslesen-Signals nach besagter Zeitdauer nachdem besagter erster Taktgeberimpuls zusammen mit dem geltend machen besagten Lesen-OK-Signals aktiviert wird, wenn besagter serieller Taktgeberimpuls aktiviert wird; und – Löschen besagten Block-auslesen-Signals und besagten Lesen-OK-Signals, wenn besagtes ursprüngliches Lese-Abtastimpuls-Signal deaktiviert wird.
System aufweisend ein Einzelkanal-RAM (120) und eine Schaltung zur Vermeidung von Speicherzugriffskonflikten während des Lese- und Schreibbetriebs auf besagtem Einzekanal-RAM, wobei ein serieller Schreibzugriff und ein asynchroner Lesezugriff verwendet werden, dadurch gekennzeichnet, dass es aufweist: – eine serielle Schnittstelle (110) mit einem seriellen Taktgebereingabeterminal (112) und eine serielle Dateneingabe (111) und parallele Ausgabeterminals; – eine unabhängige Lesevorrichtung mit einem Dateneingabeterminal und einen ursprünglichen Lese-Abtastimpuls-(RDO)-Ausgabeterminal und Mittel, um Daten zu liefern, als auch Mittel, um Steuersignale zur Verfügung zu stellen; – ein Einzelkanal-RAM (120) mit einem Einzelkanal-Datenport für die Dateneingabe und Signalsausgabe, wobei besagte Dateneingabe mit besagten parallelen Ausgabeterminals besagter seriellen Schnittstelle (110) gekoppelt sind, und einen getrennter Steuerport zur Eingabe eines Schreib-Abtastimpuls-Signals und eines modifizierten Lese-Abtastimpuls-Signals; – Mittel (150) zum Steuern des Taktens besagten ursprünglichen Lese-Abtastimpuls-Signals von besagter unabhängiger Lesevorrichtung für besagten asynchronen Lesezugriff auf besagtes Einzelkanal-RAM, um eine Zugriffskollision mit besagtem Einzekanal-RAM zu vermeiden; und – Mittel zur Erzeugung eines modifizierten resultierenden Lese-Abtastimpuls-(RDR, 151)-Signals für besagten asynchronen Lesezugriff auf besagten Einzelkanal-RAM derart, dass ein ursprüngliches Lese-Abtastimpuls-Signal in Abhängigkeit von einem seriellen Taktgeber modifiziert wird, und Schreib-Abtastimpuls-Signale und besagtes ursprüngliches Lese-Abtastimpuls-Signal somit einen gleichzeitigen Zugriff auf besagten Lese- und Schreibbetrieb von besagtem Einzelkanal-RAM (120) mittels Variation des Beginns und des Endes besagten modifizierten resultierenden Lese-Abtastimpuls-(RDR)-Signals für besagten Speicherlesebetrieb vermieden wird.
Schaltung nach Anspruch 20, weiter aufweisend: – Mittel zum Verfügung stellen eines Schreib-Abtastimpuls-(WRT, 113)-Signals für besagte serielle Schnittstelle (110) am Ende besagten seriellen Taktgeber-(112)-Signals für besagten seriellen Schreibzugriff auf besagtes Einzelkanal-RAM; und – Mittel zur Verwendung besagten Schreib-Abtastimpuls-Signals als ein Eingabesignal für besagtes Mittel zur Erzeugung besagten modifizierten resultierenden Lese-Abtastimpuls-(RDR, 151)-Signals.
Schaltung nach Anspruch 21, aufweisend: – einen Lesezugriff-Steuerung (RAC) (150) genannten, getrennten Schaltungsblock; – Mittel zur Verwendung besagten seriellen Taktgebersignals von besagter serieller Schnittstelle (110) als ein erstes Eingabesignal, das eine erste Verbindung mit der RAC von besagter serieller Schnittstelle zur Verfügung stellt; – Mittel zur Verwendung besagten Schreib-Abtastimpuls-(WRT, 113)-Signals von besagter serieller Schnittstelle als ein zweites Eingabesignal, das eine zweite Verbindung mit der RAC von besagter serieller Schnittstelle zur Verfügung stellt; – Mittel zur Verwendung besagen Lese-Abtastimpuls-(RDO, 131)-Signals von besagter unabhängiger Lesevorrichtung als ein drittes Eingabesignal, das eine dritte Verbindung mit der RAC von besagter unabhängiger Lesevorrichtung zur Verfügung stellt; und – Mittel zur Ausgabe besagten modifizierten resultierenden Lese-Abtastimpuls-(RDR, 151)-Signals, das in der RAC erzeugt wurde, als ein Ausgabesignal an besagtes Einzelkanal-RAM, das somit eine vierte Verbindung von der RAC zu besagtem Einzelkanal-RAM zur Verfügung stellt.
Schaltung nach Anspruch 20, aufweisend: – einen Lesezugriff-Steuerung (RAC) genannten, getrennten Schaltungsblock; – Mittel zur Verwendung besagten seriellen Taktgebersignals von besagter serieller Schnittstelle (110) als ein erstes Eingabesignal, das somit eine erste Verbindung mit der RAC von besagter serieller Schnittstelle zur Verfügung stellt; – Mittel zur Verwendung besagen Lese-Abtastimpuls-Signals von besagter unabhängiger Lesevorrichtung als ein zweites Eingabesignal, das somit eine zweite Verbindung mit der RAC von besagter unabhängiger Lesevorrichtung zur Verfügung stellt; und – Mittel zur Ausgabe besagten modifizierten resultierenden Lese-Abtastimpuls-Signals, das in der RAC erzeugt wurde, als ein Ausgabesignal an besagtes Einzelkanal-RAM, das somit eine vierte Verbindung von der RAC zu besagtem Einzelkanal-RAM zur Verfügung stellt.
Schaltung nach Anspruch 22 oder 23, ferner aufweisend: – Mittel zur Verwendung eines Hilfs-Leseblock-Signals, das zur internen Steuerung des Lesezugriffs verwendet wird, durch besagtes modifiziertes resultierendes Lese-Abtastimpuls-Signal im besagter RAC zusammen mit – einem Mittel, um ein Hilfs-Lese-OK-Signal zu verwenden, das auch für die interne Steuerung des Lesezugriffs verwendet wird, durch besagtes modifiziertes resultierendes Lese-Abtastimpuls-Signal im besagter RAC.
Schaltung nach Anspruch 20, wobei besagte unabhängige Lesevorrichtung eine LCD-Treiberschaltung ist.
Schaltung nach Anspruch 20, wobei besagtes resultierendes Lese-Abtastimpuls-Signal als Eingabesignal für einen Leiterplatten-Zähler einer LCD-Treiberschaltung verwendet wird.