WO1999000734A1 - Memory module and data processing system - Google Patents

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WO1999000734A1
WO1999000734A1 PCT/JP1998/002866 JP9802866W WO9900734A1 WO 1999000734 A1 WO1999000734 A1 WO 1999000734A1 JP 9802866 W JP9802866 W JP 9802866W WO 9900734 A1 WO9900734 A1 WO 9900734A1
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WO
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data
memory
memory module
bus
output
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Application number
PCT/JP1998/002866
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French (fr)
Japanese (ja)
Inventor
Yoshinobu Nakagome
Yoji Nishio
Takashi Sato
Original Assignee
Hitachi, Ltd.
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106Data output latches
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • GPHYSICS
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    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Definitions

  • the present invention relates to a memory module and a data processing system using the same, and more particularly, to a high-speed interface technology for a memory module, for example, a synchronous dynamic random access memory (SDRAM).
  • SDRAM synchronous dynamic random access memory
  • -Memory which is an effective technology applied to a high-speed memory module.
  • the application fields of DRAM are diversified, and it is necessary to respond to various needs, such as a system that uses several units like a game console and a system that uses several hundred units like a workstation. I have.
  • When mounting a large capacity provide multiple memory buses and parallelize It is possible to increase the data transfer speed as a system.
  • the expansion unit constituting the memory system becomes large and is not suitable for a system requiring only a small amount of memory.
  • RDRAM Rambus
  • This is a DRAM with a new I / O circuit and memory bus for high-speed operation.
  • RDRAM adopts a protocol control method in which access is controlled by a command.
  • a packet of a predetermined length contains a read request, a write request, and address information.
  • Is read by RDRAM to perform read or write operation.
  • the RDRAMs are individually mounted on memory buses I00 to I015 on a motherboard such as a processor board as shown in FIG. 20, for example, and the operation is selected for each RDRAM. You.
  • the control information and read / write data stored in the bucket are transmitted on the same bus.
  • An RDRAM using such a protocol control method can input and output data at a high speed of 500 Mbytes / sec.
  • Examples of literature describing RD RAM include 500Mbyte / sec Data-Rate 512Kbits x9 DRAM Using a Novel I / O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66-67), Nikkei Elec Tronics (Nikkei Business Publications, 1992.3.30, No.550), pages 197 to 209.
  • the present inventor has clarified the following problems when a high-speed memory module is configured using the SDRAM. That is, as shown in FIG. 19, for example, as shown in FIG. 19, the current module using the SDRAM has a predetermined memory bus I ⁇ 0 to I063 such as a 64-bit memory bus on a mother board such as a processor board.
  • One SDRAM data input / output terminal is connected to each of multiple signal lines, enabling data input / output in parallel with a memory bus such as 64 bits. .
  • a high performance would be required without circuit means for compensating for characteristic variations such as access time between SDRAMs. Realizing the data transfer rate is difficult.
  • at least 16 SDRAMs are required to support a 64-bit bus using SDRAMs with a data input / output bit number of X4, which increases the memory expansion unit.
  • RDRA Since M has its own protocol control circuit in each memory chip, all RD RAM devices are commonly connected to one bus. Therefore, unless the input / output capacitance of the device is considerably reduced, the load capacitance component of the bus becomes too large, and it becomes difficult to mount, for example, 32 RDRAMs.
  • RDRAM requires a high-precision clock synchronization mechanism for each device, for example, a high-precision PLL (Phase Locked Loop) or DLL (Delayed Locked Loop) .
  • PLL Phase Locked Loop
  • DLL Delayed Locked Loop
  • Serial-parallel conversion must be performed to increase the signal bit width internally to 6 or 8 times, and the internal bus bit width (for example, 128 bits) increases the device chip size.
  • the size of a chip is about 10 to 15% larger than that of an SDRAM having the same storage capacity.
  • RDRAM since all data for the bus width is output from one RDRAM device, RDRAM is expected to concentrate power on one device and require special consideration for device cooling. You. Fourth, in RDRAM, it is difficult to improve the frequency without reducing the active power. It is difficult to cover the low power (lower voltage) that meets the required performance improvement of systems with the miniaturization technology of semiconductor integrated circuits.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a memory module capable of realizing a high-speed access operation.
  • Another object of the present invention is to provide a processor for high-speed memory access without incorporating complicated input / output circuits and control circuits for high-speed operation in the memory to be mounted.
  • An object of the present invention is to provide a memory module that can easily realize necessary functions and performance such as protocol.
  • Still another object of the present invention is to provide a data processing apparatus capable of easily improving the data processing speed following the increase in the speed of a microprocessor.
  • a memory buffer is provided between a data bus to which a plurality of semiconductor memory devices operated in parallel are connected and an external data input / output terminal to constitute a memory module.
  • the memory module is mounted on a motherboard such as a processor board, and the data exchange between the memory controller on the motherboard and the semiconductor memory device in the memory module is performed via a register buffer. .
  • the bus connection between the inside and the outside of the memory module is buffered in the register buffer, the data bus on the mother board and the data bus on the memory module are separated. . Therefore, the data bus on the mother board cannot see the wiring load after the above-mentioned register, and the load to be driven by the memory controller can be reduced. Thereby, it becomes easy to increase the data transfer frequency on the memory bus.
  • the signal line load is similarly reduced on the memory module.
  • the memory bus on the mother board has many branches with a large load on the memory module. According to the above, that on the memory bus Such load divergence is substantially eliminated. Therefore, it is possible to transmit data between two points (point-to-point) without branching on the data bus in the memory module, and it is relatively easy to improve the operating frequency in the memory module.
  • a speed conversion is performed between a data bus connected to a plurality of semiconductor memory devices operated in parallel and an external terminal.
  • Means are provided to configure the memory module.
  • the speed conversion means converts data supplied from the data bus to the external terminal from parallel to serial in units of a predetermined number of bits, and converts data supplied from the external terminal to the data bus into a predetermined number of bits. Convert from series to parallel in units. Data exchange between the memory controller on the mother board and the semiconductor storage device is performed via the speed conversion means. According to this speed conversion means, the number of signal lines of the memory bus on the motherboard is smaller than the number of signal lines of the data bus in the memory module.
  • a semiconductor memory device having an operation frequency lower than the signal frequency on the memory bus of the mother board can be used. Also, for example, if the motherboard's memory bus is designed to be compatible with RDRAM, the storage capacity that can be mounted on one bus can be improved by one digit or more.
  • the memory module is configured by adding protocol control means for enabling control of the semiconductor memory device in the memory module by a control method different from that of the memory module interface.
  • the access control specification of the bus in the memory module (memory access protocol) can be made different from the access control specification of the memory bus. Therefore, depending on the specific processing contents of the speed conversion means and the protocol control means, general-purpose semiconductor storage devices such as ED0 DRAM and SDRAM should not be used.
  • memorial modules can be operated with protocols applicable to RDRAM and SyncLink DRAM. This eliminates the need to mount complicated control means such as a protocol decoder and PLLs and DLLs for internal and external phase synchronization for each semiconductor memory device mounted on the memory module.
  • an encoder / decoder means (modulation / demodulation means) can be mounted on the memory module. This eliminates the need to provide a complicated signal processing circuit for modulation and demodulation in each semiconductor storage device. Further, the speed conversion means and the protocol control means are formed by a semiconductor integrated circuit separate from the semiconductor storage device. can do.
  • the speed conversion means and the protocol control means can be formed by a process different from that of the semiconductor memory device, the speed conversion means, the bipolar process, the compound semiconductor process, and the like on the motherboard memory bus can be used.
  • the most suitable semiconductor process for data transmission can be used.
  • the memory module must be equipped with photoelectric conversion means for converting an external optical signal into an electric signal, converting an electric signal inside the memory module into an optical signal, and outputting the signal to the outside. Can be. If a half mirror is provided on the memory module, a bus connection by an optical fiber is possible.
  • the light transmission path may be in the atmosphere. In the case of light, signal degradation due to insertion of a memory module is small, so the number of memory modules that can be connected to one transmission path can be dramatically increased.
  • the data path on the motherboard is separated from the data bus on the memory module by the resister buffer, so the load on the data bus on the motherboard is minimized, and the memory bus on the motherboard is In both cases, higher data rates can be achieved.
  • control method such as reading, writing, and addressing of the memory chip
  • memory modules with apparently different specifications can be configured.
  • the number of types of semiconductor memory devices for various memory modules can be reduced.
  • the optimum specifications can be selected for the memory chip design and test, the cost of the memory module can be reduced.
  • FIG. 1 is a block diagram showing an example of a memory module according to the present invention.
  • FIG. 2 is an explanatory view schematically showing the chip arrangement and wiring of the memory module shown in FIG.
  • FIG. 3 is a logic circuit diagram showing an example of a converter included in the memory module shown in FIG.
  • FIG. 4 is a partial system configuration diagram of a data processing system using the memory module shown in FIG.
  • FIG. 5 is a timing chart showing an example of an access operation timing of the memory module shown in FIG.
  • FIG. 6 is a block diagram of a memory module in which the storage capacity is doubled with respect to the memory module shown in FIG.
  • FIG. 7 is a block diagram of a memory module of a protocol control system configured by using SDRAM instead of RDRAM.
  • FIG. 8 is a timing chart showing an example of the access operation timing of the memory module shown in FIG.
  • FIG. 9 is a block diagram showing an example of a mother board employing a speed conversion adapter.
  • FIG. 10 is a block diagram showing another example of a mother board employing a speed conversion adapter.
  • FIG. 11 is a block diagram showing an example of a memory module in which the external interface is operated by light.
  • FIG. 12 shows a motherboard using the memory module shown in FIG.
  • FIG. 3 is a block diagram illustrating an example of one mode.
  • FIG. 13 is a block diagram showing an example of a memory module in which an external interface is performed by a multi-level modulation signal.
  • FIG. 14 is a block diagram showing an example of a mother board using the memory module of FIG.
  • FIG. 15 is a block diagram showing an example of a memory module having a redundant memory device.
  • FIG. 16 is a block diagram showing a connection mode between the memory device and an external data input / output terminal when the regular memory device of the memory module in FIG. 15 has no defect.
  • FIG. 1 is a block diagram showing an example of a connection mode between a memory device and an external data input / output terminal when a regular memory device of the memory module in FIG. 15 has a defect.
  • FIG. 18 is a block diagram showing an example of a memory module having an ECC circuit.
  • FIG. 19 is an explanatory view conceptually showing a memory module in which the data input / output terminal of the SDRAM device is directly connected to a corresponding memory bus.
  • FIG. 20 is an explanatory diagram showing a state in which the RDRAM device is connected to the memory bus.
  • FIG. 1 shows an example block diagram of a memory module according to the present invention. It is.
  • the memory module MOD a is composed of, for example, eight SDRAM devices (semiconductor storage devices) M0 to M7, a compa- rator 3, 4 on a wiring board 2 having a required wiring pattern formed on the surface of a glass epoxy resin substrate.
  • a clock driver 5 and a control signal buffer (timing control circuit) 6 are mounted and configured.
  • Each of the SDRAM devices M0 to M7 has a parallel data input / output bit number of 8 bits (X8).
  • the one indicated by 7L is the lower 32 bits of the module data bus
  • the one indicated by 7H is the upper 32 bits of the module data bus.
  • the data input / output terminals of each of the four SDRAM devices M0 to M3 are coupled to the signal lines of the module data bus 7L in a one-to-one correspondence
  • each of the four SDRAM devices M4 to M7 is The data input / output terminals are connected to the signal lines of the module data bus 7H in a one-to-one correspondence.
  • MD Q0 to MD Q 63 represent the data input / output terminals of all eight SDRAM devices M0 to M7.
  • Memory module MOD a data input / output terminals D Q 0 to D Q 15, D
  • the comparator 3 is a serial / parallel connection of data between the lower 16-bit data input / output terminals DQ0 to DQ15 and the lower 32 bit module data bus 7L. Perform the conversion.
  • the converter 4 is connected between the upper 16 bits of the data input / output terminals DQ 16 to DQ 31 and the upper 32 bits of the module data bus H. Perform serial / parallel conversion.
  • converters 3 and 4 are used to convert the speed between module data buses 7L and 7H (MDQ0 to MDQ63) and data input / output terminals 00 to 0 ⁇ 331. Is realized.
  • the control signal buffer 6 receives access control information 8 supplied from the outside, and stores the internal access control information 9 in accordance with the internal operation. It is supplied in parallel to devices M0 to M7.
  • the external access control information 8 includes an access control signal represented by a chip select signal / CS1, a row address strobe signal / RAS1, a column address strobe signal / CASK, and a write enable signal / WE1. , Including Ad dress-1.
  • the internal access control information 9 is represented by a chip select signal / CS2, a row address stop signal / RAS2, a column address strobe signal / CAS2, and a write enable signal / WE2. And an address signal Address-2.
  • the clock driver 5 receives an externally supplied clock signal C LK
  • the internal clock signal CLK2 can be regarded as substantially the same clock signal as the external clock signal CLK1.
  • the internal clock signal CLK2 is supplied to the SDRAM devices M0 to M7, the converters 3 and 4, and the control signal buffer 6, and is used as an operation reference clock signal.
  • the access control signals / CS2, / RAS2, / CAS2, / WE2 and the address signal Address-2 are referred to at the rising edge of the clock signal CLK2.
  • Signal / CS2 starts a command input cycle at its low level. Only by the command input cycle, other access control signals and address signals can be referred to. In the command cycle, the signal / RAS2, / CAS2, / WE2 and some levels of the address signal Address-2 are combined.
  • the operation of SDRAM is determined according to the result of the decoding.
  • the external access control mode for the memory module MODa is basically the same as the access control mode for the SDRAM device.
  • the SDI AM devices M0 to M7 control the SDR (Single Data Rate) SDR AM, which operates in synchronization with only the rising edge of the clock signal CLK2 as described above. Operated by specification.
  • the external data input / output terminals DQ 0 to DQ 31 of the memory module MO Da are 32 bits (the data bus width of the memory bus on the mother board on which the memory module 1 is mounted is 32 bits).
  • the bus width of the module data buses 7L and 7H on the memory module MODa is 64 bits in total.
  • Data transfer frequency on the motherboard memory bus The number is twice the data transfer frequency on the module data bus of the memory module MODa. As a result, the data transfer rate of the entire data bus (data transfer frequency x data bus bit width) is set between the memory bus on the motherboard and the module bus on the memory module MODa. Matches.
  • FIG. 2 schematically shows the chip arrangement and wiring of the memory module M 0 Da. Although the wiring shown in FIG. 2 is partially omitted, it is actually formed in the same manner as in FIG.
  • the SDRAM devices MO to M7, the compa- ners 3 and 4, the clock dryno 5, and the control signal buffer 6 are each separately formed into a semiconductor integrated circuit.
  • VDD and VDDQ are power terminals
  • VSS and VSSQ are ground terminals.
  • the power supply terminal VDD Q and the ground terminal V S S Q are terminals dedicated to supplying power to the data output buffer.
  • FIG. 3 shows an example of the converter 3.
  • a 1-bit external data input / output terminal DQ0 corresponds to the 2-bit data input / output terminals MDQ0 and MDQ1 of the SDRAM device M0, and a register buffer RBUFa is provided between them. 0 is arranged. Similar register buffers RBUFa1 to RBUFa15 are arranged for the other input / output terminals DQ1 to DQ15.
  • the configuration of each register buffer RBUFa0 to RBUFa15 is the same as each other.
  • the resist buffers RBUF a O to RBUF al 5 have a parallel-to-parallel conversion function.
  • the one indicated by B1 is an input buffer coupled to the data input / output terminal DQ0.
  • the output of the input buffer B1 is coupled to two input registers REG1 and REG3, and the output of the input register REG1 is connected to the output input / output terminal MD Q via an output BC1.
  • the output of the input register REG 3 is connected to the data input / output terminal MD Q 0 via the output gate BC 3.
  • B C5 is an output buffer coupled to the data input / output terminal D Q0.
  • An input buffer B2, an output register REG2 and an output gate BC2 are arranged in series between the output buffer BC5 and the data input / output terminal MDQ0, and the output buffer BC5 is connected to the output buffer BC5.
  • An input buffer B3, an output register REG4, and an output gate BC4 are arranged in series between the input / output terminal MDQ1.
  • the registers RE G1 to RE G 4 and the output buffers B C1 to B C5 are control signals ⁇ 1 R, f a i 2 R, 1 output from the timing generator T GEN.
  • converter 4 is also configured in the same manner as above.
  • FIG. 4 shows a partial system configuration diagram of a processor board PCB using the memory module MODa.
  • the processor board is also called the PC board.
  • a circuit such as a processor board ⁇ PC board is also called a mother board.
  • the motherboard PCB is composed mainly of a microprocessor MPU, and the CPU bus (system bus) 11 to which the microprocessor MPU is connected is connected to the memory controller BC ON T shown as a representative.
  • the memory controller B CONT is a controller that controls bus access for interfacing buses with different operating speeds, such as the memory bus 12, peripheral bus 13, and graphics bus 14, to the CPU bus 1. is there.
  • the memory controller B CONT is also called a bus controller or an interface controller.
  • the graphic bus 14 is connected to a graphic controller GCONT, such as a graphic mixer.
  • An IDE (Integrated Device Electronics) controller not shown is connected to the peripheral bus 13.
  • a plurality of the memory modules MOD a are connected to the memory bus 12.
  • the microprocessor MPU uses the plurality of memory modules MODa as a main memory as a temporary storage area for a work area and a data area.
  • the memory controller B CONT outputs the access control information to the memory bus 12 and performs the write operation in the write operation.
  • Data is output to the memory bus 12, and in a read operation, the data read out to the memory bus 12 is taken in and supplied to the microphone processor MPU.
  • the chip select signal / CS1 for the plurality of memory modules MODa is a signal unique to each memory module, and is output from the memory controller B CONT.
  • FIG. 5 shows an example of the access operation timing of the memory module MODa.
  • the memory chip active command and row address signal RAi are output as access control information 9 to the SDRAM devices M0 to M7 in parallel. At time t1, the SDRAM devices M0 to M7 recognize the memory chip active command and start the row address operation.
  • the memory controller B CONT synchronizes with the time t 2 and outputs / C
  • a module write command is issued and a column address signal CAi is output. Further, the memory controller BCONT outputs write data D (i) and D (i + 1). At this time, the transfer of data D (i) and D (i + 1) by the memory controller BC ONT is performed at the rising (time t2) and falling (time t2) of the clock signal CLK1 in the double data rate format. It is performed in synchronization with time t 3).
  • the control signal buffer 6 outputs the data D (i) and D (i + 1) serially to the converters 3 and 4 in response to the memory print command.
  • the parallel conversion operation is instructed, whereby the data D (i) and D (i + 1) serially supplied to the data input / output terminals 0 ⁇ 30 to 0 ⁇ 331 are converted to the 64-bit parallel data.
  • the data is supplied to the module data buses 7L and 7H. Parallel written into eight SDRAM devices M 0 to M 7 via the force terminal MD Q0 ⁇ MDQ 63.
  • the serial / parallel conversion operation will be further described.
  • the first data D (i) 0 is stored in the register REG1 in synchronization with the rising edge of the clock signal CLK2 (CLK1), and the subsequent data D (i + l) 0 is stored in the clock signal C1. Synchronized with the falling edge of LK2 (CLK1), it is taken into the register REG3.
  • the outputs of both registers REG 1 and REG 3 are opened in synchronization with the next rising of the clock signal CLK 2, and the data D (i) 0 and D (i + 1) 0 are connected to the terminals MD Q 0 , Output in parallel to MD Q1.
  • the serial / parallel conversion is performed in the same manner for the data given to the other terminals DQ1 to DQ31.
  • the control signal buffer 6 of the memory module MOD a refers to the module read command at a time t5 synchronized with the rising edge of the clock signal CLK2 (CLK1).
  • the address signal CA j is output as access control information 9 to the SDRAM devices M0 to M7 in parallel.
  • the SDRAM devices M0 to M7 recognize the memory chip read command and start the operation of the column address system.
  • the data input / output terminals of SDR AM devices M0 to M7 MDQ0 to MDQ63, and read data to module data bus 7L, 7H D (j), D (j + 1) are output in parallel.
  • the control signal buffer 6 instructs the converters 3 and 4 to perform a parallel / serial conversion operation of the read data D (j) and D (j + 1).
  • the parallel data D (j) and D (j + 1) on evening buses 7L and 7H are output serially from the data input / output terminals DQ0 to DQ31 in 32-bit units.
  • This output operation is performed in synchronization with both the rising edge (time t8) and the falling edge (time t9) of the clock signal CLK1 in the double data rate format.
  • S-DRAM devices M0 to M7 data input / output terminals MD Q 0 to MD Q 63, 64 bits of data were read in parallel to module data buses 7L and 7H.
  • the data D (j) 0 and D (j + 1) 0 output in parallel from the data input / output terminals MD Q 0 and MD Q 1 are at the rising edge of the clock signal CLK 2 (CLK 1),
  • CLK 2 clock signal
  • the data D (j) 0 of the register REG2 is output from the data input / output terminal DQ0, and in synchronization with the subsequent falling edge of the clock signal CLK2. Then, the data D (j + 1) 0 of the register RE G4 is output from the data input / output terminal DQ0.
  • the parallel / serial conversion is similarly performed for the data supplied from the other terminals MD Q1 to MD Q63.
  • the converters 3 and 4 perform serial / parallel conversion for externally written data, and perform parallel / serial conversion for externally read data. And has a function as speed conversion means for internal and external data transfer rates. Therefore, the input / output of the memory module MOD a is fast, but the bus width of the memory bus 12 is small, while the module data bus of the memory module MOD a a L, 7 H is slower and wider than that The configuration can be realized. Therefore, it is necessary to use SDRAM devices M0 to M7 whose operating frequency is lower than the signal frequency on the memory bus of the motherboard PCB. Can be. It also helps to reduce the number of pins (the number of external pins in the package) of the memory controller B CNT.
  • the data exchange between the memory controller BC ONT on the mother board P CB and the SDR AM device M 0 to M 7 in the memory module MOD a is a register buffer RBU F a O to RBUF al 5 Done through.
  • the bus connection between the inside and the outside of the memory module MODa is buffered by the register buffer RBUFa0 to RBUFa15, the data connection on the motherboard PCB is performed.
  • the buses and the module modules on the memory module MO Da are separated from the buses 7L and 7H. Therefore, the load on the wiring after the register buffer RBUFa0 to RBUFa15 cannot be seen from the data path on the motherboard PCB, and the load to be driven by the memory controller BCONT can be reduced. This facilitates increasing the data transfer frequency on the memory path 12. That is, the input / output capacitance component of the memory module MOD a can be minimized.
  • the signal line load is similarly reduced on the module buses 7L and 7H of the memory module MODa.
  • the memory bus on the processor board may have many branches with a large load on the memory module on the way.
  • a branch of the load on the memory bus 12 is substantially eliminated. Therefore, on the module data bus ⁇ L, 7H in the memory module MOD a, data transmission between two points without branching becomes possible, and it is relatively easy to improve the operating frequency in the memory module MOD a. Become.
  • Fig. 6 shows a memory module M with twice the storage capacity of Fig. 1.
  • This memory module MOD b has SDRAM devices M0a to M7a and M0b to M7b, and eight SDRAM devices M0a to M7a are commanded by the chip select signal / CS2a to indicate the command cycle.
  • the command cycle of the SDRAM devices MOb to M7b is specified by the chip select signal / CS2b.
  • the chip select signals / CS2a, / CS2b correspond to the externally supplied chip select signals / CS1a, / CS1b, and the chip select signals / CS1a, / CS1b are selected Either one is enabled.
  • the load components (wiring resistance and parasitic capacitance components) of the module data buses 7 L and 7 H increase, but the external data input / output terminals DQ 0 to DQ 31 and the module data buses 7 L and 7 H Since the converters 3 and 4 are arranged between the two, the structure of the register buffer included in the converters 3 and 4 allows the SDRAM device to be mounted twice in the configuration of FIG.
  • the electrical characteristics when viewed from the external data input / output terminals DQ 0 to DQ 31 are substantially the same as those of the memory module MOD a in FIG.
  • two sets of SDRAM devices are connected to the module data bus on the memory module M0Db.
  • the present invention is not limited to this, and a larger number of sets of SDRAM devices may be connected.
  • FIG. 7 shows an example of a memory module that uses SDRAM instead of RDRAM and conforms to a protocol control method such as Rambus.
  • the memory module MOD c shown in FIG. 1 includes, for example, 16 SDRAM devices (semiconductor storage devices) M0 to M15 on a wiring board 22 having a required wiring pattern formed on the surface of a glass epoxy resin substrate.
  • Protocol Comparator 23 are implemented.
  • the protocol converter 23 is configured as one semiconductor integrated circuit.
  • the protocol converter 23 includes a clock driver 25, a protocol control circuit 26, a register buffer RFUF0 to RBUF15 having a parallel / parallel conversion function, input / output gates IOG0 to IOGl5, and an evening generator 28. Having.
  • Each of the SDRAM devices M0 to M15 has a parallel data input / output bit number of 4 bits (X4).
  • the one indicated by 27 is a 64-bit module bus.
  • the data input / output terminals MD Q0 to MD Q63 of the 16 SDRAM devices M0 to M15 are coupled to the signal lines of the module data bus 27 in a one-to-one correspondence.
  • I OP 0 to: [OP 15 is 16 input / output terminals of the memory module M ⁇ Dc.
  • the register buffer RBUF c0 and the input / output gate IOG0 are arranged between the input / output terminal IOP0 and the 4-bit data input / output terminals MDQ0 to MDQ3 of the SDRAM device M0. Have been.
  • BUF 15 and input / output gates I OG 1 to: [OG 15 is similarly input / output terminals I OP 1 to: [OP 15 and the SDRAM devices M 1 to M 15. It is arranged corresponding to.
  • the buffer buffers RBUF0 to RBUF15 are connected to a protocol control circuit 26 via a 64-bit command 29.
  • the data serially applied to the input / output terminal I OP0 is sequentially latched by the input registers REG 11, REG 13, REG 15, REG 17 via the input buffer BC 19, Output in bit units via output gates BC11, BC13, BC15, and BC17.
  • the 4-bit data output in parallel from the input / output gate I0G0 is latched in parallel to the output registers REG12, REG14, REG16, REG18 and latched.
  • the data is sequentially supplied from the output buffer BC20 to the input / output terminal I0P0 in series via the output gates BC12, BC14, BC16, and BC18.
  • the other resist buffers RBUF1 to RBUF15 have the same configuration.
  • the register buffer RBUF0 to RBUF15 configured in this way is configured to convert the 16-bit data input from the input / output terminals IOP0 to EOP15 into a 64-bit parallel data for every four sets of serial data. The data is converted to the command bus 29 and the input / output gates I OG0 to I OG
  • the register buffers RBUF0 to RBUF15 convert the 64-bit parallel data provided from the input / output gates IOG0 to [0G15] into four sets of 16-bit data in series. I / O terminal
  • the register buffers RBUF0 to RBUF15 implement speed conversion means between the module data bus 27 and command bus 29 and the input / output terminals I0P0 to I0P15.
  • An external access control mode for the memory module MOD c is a protocol control mode represented by Rambus, and is different from an access control mode for an SDRAM device.
  • the protocol control circuit 26 decodes and monitors a read request, a write request, and address information included in a command packet supplied from the input / output terminals IOP0 to IOP15, and selects its own operation. Octopus Is recognized from the decryption result, the access control information 9 for the SDRAM devices M0 to M125 is output using the decryption result.
  • the access control information 9 is an access control signal and an address signal corresponding to a single data transfer rate in the same SD RAM device as in FIG.
  • the clock driver 25 receives a clock signal CLK1 supplied from the outside and generates an internal clock signal CLK2.
  • the internal clock signal CLK 2 is divided by two with respect to the external clock signal CLK 1.
  • the internal clock signal CLK2 is supplied to the SDRAM devices M0 to M15, the protocol control circuit 26, and the like, and is used as an operation reference clock signal thereof.
  • the functions of the SDRAM devices M0 to M15 are the same as those described in FIG.
  • the timing generator 28 receives the clock signals CLK1 and CLK2 from the clock driver 25, and inputs an instruction of an external data input / output operation to the SDRAM devices M0 to M15 from the protocol control circuit 26. Then, control signals for the register buffers RBUF c0 to BUF c15 and the input / output gates IOG0 to IOG15 are generated. In FIG. 7, the control signals are an input control signal ⁇ 10W, a latch control signal 10-1W, 10-2W, ⁇ 10-3W, 010-4W, a gate output signal 11W, a gate output signal 13 R, latch control signal ⁇ 12R, gate output signal 12-1R, ⁇ 12-2R, 012-3R, 012-4R.
  • the protocol control circuit 26 since the protocol control circuit 26 must constantly monitor the command packet supplied from the input / output terminals I OP0 to I 0 P15, even in the standby state, the register buffer RBUF c0 to RBUF BUF c 15 does not neglect serial-parallel conversion operation.
  • the memory module M 0 Dc can also be applied to, for example, a motherboard PCB as shown in FIG.
  • the memory bus 12 connects the input / output terminals I OP0 to I OP 15 of the memory module MOD c to the memory controller BC ⁇ NT and supplies the clock signal CLK 1 to the memory module MOD c. It is sufficient if there is a signal line for this.
  • the memory controller BCONT has a function of controlling access to the memory module MOD c by a protocol control method represented by Rambus. In other words, it is also possible to connect a memory module on which the RD RAM is mounted to the memory bus 12.
  • FIG. 8 shows an example of the access operation timing of the memory module MODc.
  • the memory controller BCONT outputs a command bucket such as a module write command to the memory bus 12 in synchronization with the clock signal CLK1 during a period from time t0 to time t1.
  • the module writing data is output to the memory bus 12 in synchronization with the clock signal CLK1 during the period from time t2 to time t3 according to the prescribed timing.
  • the memory module MODc that supports access according to the protocol control method monitors a command packet on the memory bus 12. That is, the information supplied from the input / output terminals IOP0 to IOP15 is converted into parallel signals by the register buffers RBUFcO to RBUFc15 and sent to the protocol control circuit 26 via the command bus 29. Supplying.
  • the protocol control circuit 26 decodes the information provided thereby and determines whether its own access has been specified.
  • the command packet includes information for specifying the memory access mode, as well as row address and column address information. Access control information necessary for a memory cycle.
  • the memory chip active command and the row address signal RAi are output as access control information 9 to the SDRAM devices M0 to M7 in parallel by and.
  • the SDRAM devices M0 to M7 recognize the memory chip active command at time t2 in synchronization with the rising edge of the clock signal CLK2, and start the operation of the row address system.
  • the register buffer RBUF c 0-: RB UF c 15 stores the write data D (i), D (i + 1) that is serially output by the memory controller B CONT during the period from time t2 to t3. ), D (i + 2) and D (i + 3) are converted to a 64-bit parallel data and supplied to the module data bus 27.
  • the 64-bit data D (i), D (i + 1), D (i) are connected to the SDRAM devices M0 to M15 via the data input / output terminals MDQ0 to MDQ63. +2), D (i + 3) are written.
  • a read operation is performed for the same row address. That is, the operation of the memory controller BCONT is instructed by a packet command as a module read command supplied in synchronization with the clock signal CLK1 during the period from time t5 to t6.
  • the / CS 2 "L”
  • / RAS 1 "H”
  • / CAS 1 “L”
  • / WE The memory chip read command is output by "H”
  • the column address signal CAj obtained from the decoding result is output in parallel to the SDRAM devices M0 to M15.
  • the SDRAM devices M0 to M15 recognize the memory chip read command at time t7 synchronized with the rising edge of the clock signal CLK2 and start the operation of the column address system.
  • the read data D (j) and D (j) are read from the data input / output terminals MD Q 0 to MD Q 63 of the SD RAM devices M 0 to M 15 to the module data bus 27 at time t 8. +1), D (j + 2), and D (j + 3) are output in parallel.
  • the protocol control circuit 26 reads the data D (j), D (j + 1), D (j + 2), and D (j + 1) into the register buffers RBUF c0 to RBUF c15.
  • a protocol converter 23 having a resistive buffer RBUF c0 to RBUF cl5 constituting a data serial / parallel / parallel / serial conversion mechanism, a protocol control circuit 26, and the like is an S DRAM device M0 to M15. It can be formed by a different semiconductor integrated circuit. Protocol Comparator — Even 23 can be formed by a process different from SD RAM devices M0-M15, so that mother-to-baud PCB memory buses such as faster CMOS logic processes, bipolar processes, and compound semiconductor processes The above-mentioned-the most suitable semiconductor process for the evening transmission can be used.
  • the speed conversion technique can also be applied on a memory bus.
  • the connection between the memory controller B CONT and the memory controller 12 is performed via the speed conversion adapter 30.
  • the speed conversion adapter 30 includes a speed conversion unit using a resister buffer as in the converters 3 and 4.
  • a 16-bit data bus 31 is connected between the memory controller B CONT and the speed conversion adapter 30.
  • the speed conversion adapter 30 converts the 16-bit data serially transmitted to the data bus 31 into a 32-bit data size in parallel and supplies the data to the 32-bit data bus 32.
  • serially transmitted to the data bus 31 for example, a plurality of the memory modules M 0 Da are connected to the data bus 32.
  • the operating frequency (4 ⁇ f MHz) of the memory controller BC ONT is set to be twice the operating frequency (2 ⁇ fMHz) of the memory modules MODa) to MODa (n).
  • the input / output operation of the memory module MOD a is performed at twice the frequency of the 31) device 1 ⁇ 0 to 1 ⁇ 7 mounted on the memory module M0Da. Done. Therefore, in the example of FIG. 9, the operating frequency of the input / output of the memory controller B CONT is four times the operating frequency (f) of the SD RAM devices M0 to M7.
  • FIG. 10 is an example in which a speed conversion adapter 30 is interposed between the memory buses 12, and the preceding memory bus 12B has a 16-bit data bus 31 and the succeeding memory bus 12A. Is equipped with a 32-bit overnight bus 32.
  • the function of the speed conversion adapter 30 is the same as in FIG.
  • a plurality of the memory modules MODa are connected to the memory bus 12B in the preceding stage.
  • a memory module MODa and a memory device MEM are coupled to the memory bus 12B.
  • the memory module MOD aa is different from the memory module MOD a in that input / output data is set to 16 bits.
  • the memory device MEM is a semiconductor memory such as SDRAM that has a 16-bit data input / output bit rate.
  • a small-capacity but high-speed memory chip or memory module is connected to the memory bus 12B, and a large-capacity but slow-speed memory module is connected to the memory bus 12A.
  • Performance access speed, memory capacity
  • the system employing the speed conversion adapter 30 is MOD b, MOD It goes without saying that it can be applied to other memory modules such as c.
  • FIG. 11 shows an example of a memory module in which the external interface is operated by light.
  • the memory module MOD d shown in FIG. 11 differs from the memory module MO Da of FIG. 1 in that an external interface signal is used as light. That is, photoelectric conversion circuits 3 L, 4 L, 5 L, and 6 L are arranged on the external interface of the converters 3 and 4, the clock driver 5, and the control signal buffer 6.
  • the photoelectric conversion circuits 3L, 4L, 5L, and 6L are connected to the optical bus 41 via a half mirror 40.
  • 8 L is an optical fiber for transmitting access control information 8
  • LDQ 7 is an optical fiber for transmitting data
  • LCLK is an optical fiber for transmitting a clock signal CLK 1.
  • Each of the photoelectric conversion circuits 3AL and 4L has an optical receiver having a pin photodiode and an optical transmitter having a photodiode.
  • Each of the photoelectric conversion circuits 5L and 6L has an optical receiver having a pin photodiode.
  • the same circuit blocks as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 12 shows an example of a system configuration using the memory module MOD d.
  • the connection between the memory controller B CONT and the optical bus 41 is made via an input / output adapter 42.
  • the input / output adapter 42 has a function of a converter having the same speed conversion function as that described above and a function of a photoelectric conversion circuit.
  • a part of the optical signal sent from the input / output adapter 42 is taken into a predetermined memory module MOD d.
  • the light from the memory module MOD d is reflected by the half mirror 40.
  • I / O adapter 42 sends.
  • the half mirror 40 is not mounted on the memory module MOD d as in this example, it is installed on the motherboard, and the reflected light irradiates the light receiving / emitting part of the photoelectric conversion circuit in the memory module.
  • the optical transmission medium on the processor board may be an optical fin 41, but if the transmission distance is short and the deterioration of the light intensity is not a problem as in the main memory of the Convenience Store, the air may be transmitted through the air. It may be transmitted.
  • FIG. 13 shows an example of a memory module in which an external interface is performed by a multi-level modulation signal.
  • the memory module MODe shown in FIG. 13 is different from the memory module MODa in FIG. 1 in that an external interface signal is a multilevel modulation signal. That is, multi-level modulation / demodulation circuits 3S and 4S are arranged in the external interface portions of the components 3 and 4. For example, QPSK can be adopted as the multi-level modulation / demodulation method.
  • the multi-level modulation signal is transmitted to the data buses SDQ 0 to SDQ 15 included in the memory bus 51. Thus, it is not necessary to provide a complicated signal processing circuit for modulation and demodulation in each semiconductor memory device.
  • the same circuit as Fig. 1 The blocks are denoted by the same reference numerals, and detailed description thereof is omitted.
  • FIG. 14 shows an example of a system configuration using the memory module MOD e.
  • the connection between the memory controller B CONT and the memory bus 51 is made via an input / output adapter 52.
  • the input / output adapter 52 has a converter having the same speed conversion function and a multilevel modulation / demodulation circuit function as described above.
  • the modulation signal sent from the input / output adapter 52 is demodulated by the multi-level modulation / demodulation circuits 3 S and 4 S and is taken into the converter.
  • the outputs of the comparators 3 and 4 are modulated by the multi-level modulation / demodulation circuits 3 S and 4 S and supplied to the memory bus 51.
  • the frequency spectrum of the transmission signal can be narrowed as compared with a normal digital signal. For example, a transmission waveform close to a sine wave can be used. Therefore, even if the same memory bus is used, waveform control becomes easier and transmission to higher frequencies is possible.
  • FIG. 15 shows an example of a memory module MOD f having a redundant memory device.
  • the basic configuration is the same as that of Fig. 1, and one SDRAM device M8 is additionally mounted.
  • a selector 61 is provided for selecting which of the nine SDRAM devices M0 to M8 is to be connected to the module data bus 7L, 7H.
  • a redundancy program circuit 60 in which relief address information for determination is set and a relief address determination circuit 62 are provided.
  • the redundant program circuit 60 is configured to program the address to be rescued (address of the defective bit) in a programmable manner, and to provide the number information ( ⁇ .0 to ⁇ ⁇ 7) of the SD RAM device having a defect at the rescue address. ) Is a professional Set to glamble.
  • the number of bad SDRAM devices per bad address is limited to one.
  • the redundant program circuit 60 can be constituted by a fuse program circuit or an electrically writable volatile semiconductor memory.
  • the rescue address determination circuit 62 compares the address information Adresss-1 supplied to the control signal buffer 6 with the address to be rescue set in the redundant program circuit 60. If the comparison result is a match, the SDRAM device corresponding to the address of the address to be remedied and the defective SDRAM device pair is separated from the converters 3 and 4 by the selector 61, and the SDRAM device M8 is replaced by the selector. 6 Connected to converters 3 and 4 by 1.
  • the selector 61, the redundancy program circuit 60, the relief address determination circuit 62, the converters 3 and 4, and the clock driver 5 not shown in FIG. 15 are integrated into one semiconductor integrated circuit. The other configuration is the same as that of FIG. 1, and a detailed description thereof will be omitted.
  • the selection state by the selector 61 is as shown in FIG.
  • the redundancy program circuit 60 is programmed according to the defective addresses and the defective device numbers of the SDRAM devices M0 to M7. For example, as shown in FIG. 17, when the defective SDRAM device related to a certain access address is M4, the selector 61 disconnects the SDRAM device M4 from the module bus 7L, and Instead, connect the SDRAM device M8 to the module data bus ⁇ L.
  • FIG. 18 shows an example of a memory module having an ECC circuit.
  • the basic configuration is the same as that of Fig. 1, except that an extra ECC circuit 70 and SDRAM device M8 are mounted.
  • the ECC circuit is placed between converters 3 and 4 and the module bus.
  • the ECC circuit generates an error correction code for the 64-bit data parallelized through the converters 3 and 4.
  • the generated error correction code is stored in the SDRAM device M8.
  • the ECC circuit 70 detects and corrects data read from the SDRAM devices M0 to M7 using the error correction code read from the SDRAM device M8, The result is given to converters 3 and 4.
  • the present invention is not limited thereto, and it is needless to say that various modifications can be made without departing from the gist of the invention.
  • the type of the semiconductor memory device itself used for the memory module is not limited to the above example and can be changed as appropriate.
  • the number of input / output terminals of the memory module and the number of semiconductor memory devices mounted on the memory module can be changed as appropriate.
  • the present invention is applicable to any type of input / output interface on the motherboard such as CMOS, GTL (Gunning Transceiver Logic) TTL, and the like.
  • SSTL Tin Series Terminated Transceiver Logic
  • a stub resistor may be placed between the input / output terminals of the module and the components 3 and 4.
  • the present invention can be widely applied to memory modules of personal computers and workstations.

Abstract

A memory module enabling a high speed access. A memory module (MODa) has converters (3, 4) including register buffers (RBUFa0-RBUFa15) that are provided between data buses (7L, 7H) connected to a plurality of parallelly operated semiconductor memory devices (M0-M7) and external data input/output terminals (DQ0-DQ31). Because the bus connection between the inside and the outside of the memory module is buffered by the register buffers, the data buses on the mother board is separated from the data buses on the memory module. Thus, the data buses on the mother board no longer see the load of wiring after the buffer registers, so that the load that should be driven by the memory controller can be reduced, thus facilitating improvement in the data transfer frequency on the memory buses.

Description

明 細 メモリモジュール及びデータ処理システム 技術分野  Description Memory module and data processing system
本発明は、メモリモジュール及びそれを用いたデータ処理システムに 係り、 殊に、 メモリモジュールの高速ィン夕フェース技術に関し、 例え ば S D R AM (Synchronous Dynamic Random Access Memory: シンクロ ナス ,ダイナミック · ランダム ·アクセス -メモリ) を用いた高速メモ リモジュールに適用して有効な技術に関するものである。 背景技術  The present invention relates to a memory module and a data processing system using the same, and more particularly, to a high-speed interface technology for a memory module, for example, a synchronous dynamic random access memory (SDRAM). -Memory), which is an effective technology applied to a high-speed memory module. Background art
近年、 マイクロプロセッサの高性能化にともなって、 主記憶について も高速化の要求が高まってきている。特にマルチメディァパソコンなど 大量の画像デ一夕の入出力を高速に行うシステムにおいて特に高速の 主記憶に対する要求は高まる一方である。 これに伴い、 主記憶に用いら れている D R A M (Dynamic Random Access Memory: ダイナミック · ラ ンダム ·アクセス 'メモリ) に関しては、 ファース トぺ一ジモ一ドから、 より高速なデ一夕転送が可能な ED 0(Extended Data- OUT)ページモー ド品への移行が進み、最近ではシステムクロックに同期して DRAM内 部をパイプライン動作させる事により 100MHz程度のデータ転送率を実 現した S DRAMも主記憶に使われ始めている。  In recent years, as the performance of microprocessors has increased, the demand for faster main memory has also increased. Particularly in a system such as a multimedia personal computer that performs high-speed input / output of a large amount of image data, the demand for a high-speed main memory is increasing. Along with this, with regard to DRAM (Dynamic Random Access Memory) used for main memory, faster data transfer is possible from the first memory mode. The transition to ED 0 (Extended Data-OUT) page mode products has progressed, and recently, SDRAMs that achieve a data transfer rate of about 100 MHz by performing pipeline operation inside the DRAM in synchronization with the system clock are also mainly used. It is starting to be used for memory.
一方、 DRAMの応用分野は多岐にわたっており、 ゲーム機などのよ うに数個程度を使うものから、ワークステーションなどのように数 1 0 00個使うシステムなど、様々なニーズに対応する必要が生じている。 大容量を実装する場合にはメモリバスを複数設け、並列化する事により システムとしてデ一夕転送速度を上げる事が可能である。 しかし、 その 場合、 メモリシステムを構成する増設単位は大きくなり、 小容量のメモ リしか必要としないシステムには適さないという問題があった。 On the other hand, the application fields of DRAM are diversified, and it is necessary to respond to various needs, such as a system that uses several units like a game console and a system that uses several hundred units like a workstation. I have. When mounting a large capacity, provide multiple memory buses and parallelize It is possible to increase the data transfer speed as a system. However, in that case, there is a problem that the expansion unit constituting the memory system becomes large and is not suitable for a system requiring only a small amount of memory.
小さな増設単位でも高いデ一夕転送速度を得るために、 Rambus (ラン バス) DRAM (以下 RDRAMと略す) と呼ばれる新しい高速 DR AMも提案され、 一部小容量システムに使われている。 これは、 入出力 回路とメモリバスを高速動作向けに新しく した DRAMである。すなわ ち、 RDRAMは、 コマンドによってアクセス制御されるプロ トコル制 御方式を採用するもので、予め決められた長さのパケッ 卜に読出しリク エストゃ書き込みリクエスト及びァドレス情報などを入れておき、それ を RDRAMが解読してリード動作やライ ト動作を行う。 RDRAMは、 例えば第 2 0図に示されるように、プロセッサボ一ドなどのマザ一ボー ド上のメモリバス I 00〜 I 0 1 5に個々に搭載され、; RDRAM単位 でその動作が選択される。前記バケツ 卜に入れられた制御情報とリード 又はライ トのデ一夕情報は同一バス上に伝達される。このようなプロ ト コル制御方式による RDRAMは、 5 0 0 Mバイ 卜/秒のような高速で データの入出力を行うことができる。  A new high-speed DRAM called Rambus (RDRAM) has also been proposed to achieve high data transfer rates even in small expansion units, and some are used in small-capacity systems. This is a DRAM with a new I / O circuit and memory bus for high-speed operation. In other words, RDRAM adopts a protocol control method in which access is controlled by a command.A packet of a predetermined length contains a read request, a write request, and address information. Is read by RDRAM to perform read or write operation. The RDRAMs are individually mounted on memory buses I00 to I015 on a motherboard such as a processor board as shown in FIG. 20, for example, and the operation is selected for each RDRAM. You. The control information and read / write data stored in the bucket are transmitted on the same bus. An RDRAM using such a protocol control method can input and output data at a high speed of 500 Mbytes / sec.
尚、 RD RAMについて記載された文献の例としては、 500Mbyte/sec Data-Rate 512Kbits x9 DRAM Using a Novel I/O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66- 67)、 日経エレク トロニクス (日経 B P社 1992.3.30発行 No.550) 第 1 9 7 ~ 2 0 9頁がある。  Examples of literature describing RD RAM include 500Mbyte / sec Data-Rate 512Kbits x9 DRAM Using a Novel I / O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66-67), Nikkei Elec Tronics (Nikkei Business Publications, 1992.3.30, No.550), pages 197 to 209.
このような背景のもと、種々のシステムによって D RAMへの要求仕 様は異なったものになりつつある。 したがって、 ある世代の DRAMに 対して、極めて多くの品種を開発する必要が生じている。 これによつて、 開発コス トの上昇、 品種構成に応じた製造面での対応、 性能の異なる 種々の製品をテスティングするためのオーバへッ ドなど、色々な問題が 生じると予想される。 Against this background, the requirements for DRAM are becoming different for various systems. Therefore, it is necessary to develop an extremely large number of products for a certain generation of DRAM. As a result, the development cost rises, the production response corresponding to the product mix, and the performance differs. Various problems are expected to occur, such as overhead for testing various products.
こうした状況下、パソコンやワークステーションなど D RAMが用い られるシステムの大半はメモリチップを複数個搭載したモジュール(メ モリモジュール)の形で実装されており、 メモリ単体の性能よりもメモ リモジュールの性能が重要である。 したがって、 全てのメモリの中に高 速動作のための複雑な入出力回路などを取り込まなくとも、メモリモジ ユールで必要な機能、性能が実現できれば大半のシステムの要求に応じ ることができる、 ということが本発明者によって明らかにされた。本発 明者は、 上記の観点から、 高性能化若しくは高速化を実現するメモリモ ジュールについて検討した。  Under these circumstances, most systems that use DRAM, such as personal computers and workstations, are mounted in the form of modules with multiple memory chips (memory modules). is important. Therefore, without having to incorporate complicated input / output circuits for high-speed operation in all memories, it is possible to meet the requirements of most systems if the functions and performance required by the memory module can be realized. Has been made clear by the present inventors. The present inventor studied a memory module that achieves high performance or high speed from the above viewpoint.
前記 S D RAMを用いて高速メモリモジュールを構成する場合には 次の問題点のあることが本発明者によって明らかにされた。すなわち、 現状の SDRAMを用いたジュールは、例えば第 19図に示されるよう に、プロセッサボ一ドのようなマザ一ボード上の 64ビッ トのようなメ モリバス I〇 0〜 I 063の所定の複数本の信号線毎に 1個の S D R AMのデ一夕入出力端子を結合して 64ビッ トのようなメモリバスと の間で並列的にデ一夕の入出力が可能にされている。 このように、複数 の S D RAMを用いて所要バス幅のメモリバスとデ一夕の入出力を行 う構成では、 S DRAM間におけるアクセスタイムなどの特性ばらつき を補償する回路手段がないと、高データ転送レートを実現することは困 難である。 また、 データ入出力ビッ ト数が X 4構成の SDRAMを用い て 64ビッ トバスに対応するには少なくとも 16個の SDRAMが必 要になり、 メモリの増設単位が大きくなる。  The present inventor has clarified the following problems when a high-speed memory module is configured using the SDRAM. That is, as shown in FIG. 19, for example, as shown in FIG. 19, the current module using the SDRAM has a predetermined memory bus I〇0 to I063 such as a 64-bit memory bus on a mother board such as a processor board. One SDRAM data input / output terminal is connected to each of multiple signal lines, enabling data input / output in parallel with a memory bus such as 64 bits. . As described above, in a configuration in which a plurality of SDRAMs are used to input / output data to / from a memory bus having a required bus width, a high performance would be required without circuit means for compensating for characteristic variations such as access time between SDRAMs. Realizing the data transfer rate is difficult. In addition, at least 16 SDRAMs are required to support a 64-bit bus using SDRAMs with a data input / output bit number of X4, which increases the memory expansion unit.
一方、 RD RAMを用いて高速メモリモジュールを構成する場合には 次の問題のあることが本発明者によって見出された。第 1に、 RDRA Mは、それ固有のプロ トコル制御回路を個々のメモリチップが保有する から、 全ての RD RAMデバイスが一つのバスに共通接続される。 この ため、 デバイスの入出力容量を相当小さく しないと、 バスの負荷容量成 分が大きくなり過ぎ、例えば 32個の RDRAMを実装するのも難しく なる。 On the other hand, when the high-speed memory module is configured using the RD RAM, the inventors have found the following problems. First, RDRA Since M has its own protocol control circuit in each memory chip, all RD RAM devices are commonly connected to one bus. Therefore, unless the input / output capacitance of the device is considerably reduced, the load capacitance component of the bus becomes too large, and it becomes difficult to mount, for example, 32 RDRAMs.
第 2に、 R D R AMでは各デバイス毎に高精度のクロック同期機構、 例えば高精度の P L L (Phase Locked Loop)又は D L L (Delayed Locked Loop) が必要であり、 また、 外部端子数の低減のために信号のビッ ト幅 を内部で 6倍又は 8倍にするように直並列変換を行う必要があり、内部 バスのビッ ト幅が大きく (例えば 1 28ビッ ト)、 デバイスのチヅプサ ィズが大型化してします。例えば同じ記憶容量の SDRAMに対して 1 0〜 1 5 %程度チップが大型化する。  Second, RDRAM requires a high-precision clock synchronization mechanism for each device, for example, a high-precision PLL (Phase Locked Loop) or DLL (Delayed Locked Loop) .In order to reduce the number of external pins, Serial-parallel conversion must be performed to increase the signal bit width internally to 6 or 8 times, and the internal bus bit width (for example, 128 bits) increases the device chip size. You. For example, the size of a chip is about 10 to 15% larger than that of an SDRAM having the same storage capacity.
第 3に、バス幅に対するデ一夕が全て一つの RD RAMデバイスから 出力されるため、 RDRAMでは一つのデバイスに消費電力が集中し、 デバイスの冷却に特別な考慮を払わなければならないと予想される。 第 4には、 RDRAMではァクティブ電力を減らさないと周波数向上 は難しい。 システムに要求される性能向上に見合った低電力 (低電圧 化) を半導体集積回路の微細化技術でカバーするのは難しい。  Third, since all data for the bus width is output from one RDRAM device, RDRAM is expected to concentrate power on one device and require special consideration for device cooling. You. Fourth, in RDRAM, it is difficult to improve the frequency without reducing the active power. It is difficult to cover the low power (lower voltage) that meets the required performance improvement of systems with the miniaturization technology of semiconductor integrated circuits.
第 5には、 高速になればなる程、 実装系の電気特性の制約が大きく、 実使用状態とテスト系の電気特性を整合させる工夫が必要になり、デバ イステス 卜のオーバへッ ドが大きくなると予想される。  Fifth, the higher the speed, the greater the restrictions on the electrical characteristics of the mounting system, and it is necessary to devise ways to match the electrical characteristics of the actual system with those of the test system, increasing the overhead of device testing. It is expected to be.
本発明は、 上記事情に鑑みてなされたものであり、 その目的は、 ァク セス動作の高速化を実現できるメモリモジュールを提供することにあ The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a memory module capable of realizing a high-speed access operation.
Ό Ό
本発明の別の目的は実装するメモリに高速動作のための複雑な入出 力回路や制御回路を取り込まなくても、高速メモリアクセスの為のプロ トコルなど必要な機能や性能を容易に実現することができるできるメ モリモジュールを提供することにある。 Another object of the present invention is to provide a processor for high-speed memory access without incorporating complicated input / output circuits and control circuits for high-speed operation in the memory to be mounted. An object of the present invention is to provide a memory module that can easily realize necessary functions and performance such as protocol.
本発明の更に別の目的は、マイクロプロセッサの高速化に追従してデ —夕処理速度を容易に向上させることができるデ一夕処理装置を提供 することにある。  Still another object of the present invention is to provide a data processing apparatus capable of easily improving the data processing speed following the increase in the speed of a microprocessor.
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の 記述と添付図面から明らかにされるであろう。 発明の開示  The above and other objects and novel features of the present invention will become apparent from the following description of the present specification and the accompanying drawings. Disclosure of the invention
本願において開示される発明のうち代表的なものの概要を簡単に説 明すれば下記の通りである。すなわち、 並列動作される複数個の半導体 記憶装置が接続されたデータバスと外部データ入出力端子との間にレ ジス夕バッファを設けてメモリモジュールを構成する。メモリモジユー ルはプロセッサボードなどのマザ一ボードに実装され、当該マザ一ボー ド上のメモリコントローラとメモリモジュール内の半導体記憶装置と の間でのデ一夕のやりとりはレジス夕バッファを介して行われる。  The following is a brief description of an outline of typical inventions disclosed in the present application. That is, a memory buffer is provided between a data bus to which a plurality of semiconductor memory devices operated in parallel are connected and an external data input / output terminal to constitute a memory module. The memory module is mounted on a motherboard such as a processor board, and the data exchange between the memory controller on the motherboard and the semiconductor memory device in the memory module is performed via a register buffer. .
これによれば、メモリモジュール内部と外部とのバス接続は前記レジ ス夕バッファでバッファリングされるから、前記マザ一ボード上のデー 夕バスとメモリモジュール上のデ一夕バスとは分離される。したがって、 マザ一ボード上のデータバスからは前記レジス夕以降の配線負荷が見 えなくなり、 メモリコントローラが駆動すべき負荷を低減できる。 これ により、メモリバス上のデータ転送周波数を向上させることが容易にな る。 また、 メモリモジュール上についても同様に信号線負荷が低減され る。従来のメモリモジュールをマザ一ボードに実装すると、 マザ一ボー ド上のメモリバスをメモリモジュール内への負荷の大きな分岐を途中 に多数有することになる。 上記によれば、 メモリバス上におけるそのよ うな負荷の分岐は実質的になくなる。 したがって、 メモリモジュール内 のデ一夕バス上では、 分岐のない 2地点間 (Point- to- Point) のデータ 伝送が可能になるため、メモリモジュール内の動作周波数の向上も比較 的容易である。 According to this, since the bus connection between the inside and the outside of the memory module is buffered in the register buffer, the data bus on the mother board and the data bus on the memory module are separated. . Therefore, the data bus on the mother board cannot see the wiring load after the above-mentioned register, and the load to be driven by the memory controller can be reduced. Thereby, it becomes easy to increase the data transfer frequency on the memory bus. In addition, the signal line load is similarly reduced on the memory module. When a conventional memory module is mounted on a mother board, the memory bus on the mother board has many branches with a large load on the memory module. According to the above, that on the memory bus Such load divergence is substantially eliminated. Therefore, it is possible to transmit data between two points (point-to-point) without branching on the data bus in the memory module, and it is relatively easy to improve the operating frequency in the memory module.
前記レジス夕バッファを配線負荷の分離手段として位置付ける観点 とは別の観点による本発明は、並列動作される複数個の半導体記憶装置 が接続されたデ一夕バスと外部端子との間に速度変換手段を設けてメ モリモジュールを構成する。速度変換手段は、 前記デ一夕バスから前記 外部端子に与えるデ一夕を所定ビッ ト数単位で並列から直列に変換し、 前記外部端子から前記デ一夕バスに与えるデータを所定ビッ ト数単位 で直列から並列に変換する。前記マザ一ボード上のメモリコントローラ と半導体記憶装置との間でのデータのやりとりは前記速度変換手段を 介して行われる。 この速度変換手段によれば、 マザーボ一ド上のメモリ バスの信号線数は、メモリモジュール内のデータバスの信号線数よりも 少なくなる。 したがって、 マザ一ボードのメモリバス上の信号周波数よ りも低い動作周波数の半導体記憶装置を用いることができる。 また、例 えばマザ一ボードのメモリバスを R D R A Mに対応した仕様とすると き、一つのバスあたりに実装できる記憶容量を一桁以上向上させること ができる。  According to another aspect of the present invention, which is different from the aspect of positioning the resist buffer as a wiring load separating means, a speed conversion is performed between a data bus connected to a plurality of semiconductor memory devices operated in parallel and an external terminal. Means are provided to configure the memory module. The speed conversion means converts data supplied from the data bus to the external terminal from parallel to serial in units of a predetermined number of bits, and converts data supplied from the external terminal to the data bus into a predetermined number of bits. Convert from series to parallel in units. Data exchange between the memory controller on the mother board and the semiconductor storage device is performed via the speed conversion means. According to this speed conversion means, the number of signal lines of the memory bus on the motherboard is smaller than the number of signal lines of the data bus in the memory module. Therefore, a semiconductor memory device having an operation frequency lower than the signal frequency on the memory bus of the mother board can be used. Also, for example, if the motherboard's memory bus is designed to be compatible with RDRAM, the storage capacity that can be mounted on one bus can be improved by one digit or more.
また、メモリモジュールのィン夕一フェースとは異なる制御手法でメ モリモジュール内の半導体記憶装置を制御可能にする為の、プロ トコル 制御手段を追加してメモリモジュールを構成する。 これにより、 メモリ モジュール内のバスのアクセス制御仕様 (メモリアクセスプロ 卜コル) を、 前記メモリバスのアクセス制御仕様と相異させることができる。 し たがって、速度変換手段とプロ トコル制御手段の具体的な処理内容次第 では、 E D 0 D R A M、 S D R A Mなど汎用の半導体記憶装置を用いな がら、 メモリルモジュールでは RDRAMや SyncLink DRAMなどに 適用されるプロ トコルで動作させることができる。 これにより、 メモリ モジュールに実装する半導体記憶装置毎に、プロ トコルデコーダや内外 の位相同期の為の P L L、 D L Lなどの複雑な制御手段を搭載する必要 がなくなる。 したがって、 EDODRAM, SDRAM, RDRAM, Syc 1 ink D R A Mなど多種の半導体記憶装置を品種展開しなくとも、 外 部とのインタフエース仕様が異なる種々のメモリモジュールを容易に 提供することができる。 これは、 各種仕様のメモリモジュールの為の半 導体メモリを開発するコス 卜の削減にもなる。 In addition, the memory module is configured by adding protocol control means for enabling control of the semiconductor memory device in the memory module by a control method different from that of the memory module interface. Thereby, the access control specification of the bus in the memory module (memory access protocol) can be made different from the access control specification of the memory bus. Therefore, depending on the specific processing contents of the speed conversion means and the protocol control means, general-purpose semiconductor storage devices such as ED0 DRAM and SDRAM should not be used. However, memorial modules can be operated with protocols applicable to RDRAM and SyncLink DRAM. This eliminates the need to mount complicated control means such as a protocol decoder and PLLs and DLLs for internal and external phase synchronization for each semiconductor memory device mounted on the memory module. Therefore, it is possible to easily provide various memory modules having different interface specifications with external parts without developing various types of semiconductor memory devices such as EDODRAM, SDRAM, RDRAM, and Cycle ink DRAM. This also reduces the cost of developing semiconductor memories for memory modules of various specifications.
また、 今後、 デ一夕転送の高速化のために位相変調、 振幅変調、 更に は QPSK (Quadrature Phase Shift Keying:直交位相変調) に代表 されるような多値変調などにより多重化された信号伝送が行なわれる 場合を想定すると、メモリモジュールにそのためのエンコーダ/デコ一 ダ手段 (変復調手段) を搭載することができる。 これにより、 各半導体 記憶装置毎に、変復調の為の複雑な信号処理回路を設ける必要がなくな 更に、 前記速度変換手段やプロ トコル制御手段は、 半導体記憶装置と は別の半導体集積回路で形成することができる。 したがって、 速度変換 手段やプロ トコル制御手段は、半導体記憶装置とは異なるプロセスで形 成できるため、 より高速の CMO S論理プロセス、バイポーラプロセス、 化合物半導体プロセスなど、マザーボ一ドのメモリバス上でのデ一夕伝 送に最適な半導体プロセスを使用することができる。  In the future, signal transmission multiplexed by phase modulation, amplitude modulation, and multi-level modulation such as QPSK (Quadrature Phase Shift Keying) to speed up data transfer will be implemented in the future. Assuming that the operation is performed, an encoder / decoder means (modulation / demodulation means) can be mounted on the memory module. This eliminates the need to provide a complicated signal processing circuit for modulation and demodulation in each semiconductor storage device. Further, the speed conversion means and the protocol control means are formed by a semiconductor integrated circuit separate from the semiconductor storage device. can do. Therefore, since the speed conversion means and the protocol control means can be formed by a process different from that of the semiconductor memory device, the speed conversion means, the bipolar process, the compound semiconductor process, and the like on the motherboard memory bus can be used. The most suitable semiconductor process for data transmission can be used.
また、メモリコントローラとの間のデ一夕伝送に光伝送を用いれば、 超高速のデータ伝送が可能である。 これを考慮する時、 外部からの光信 号を電気信号に変換し、メモリモジュール内部の電気信号を光信号に変 換して外部に出力する光電変換手段をメモリモジュールに搭載するこ とができる。メモリモジュール上にハーフミラ一を設ければ光ファイバ 一によるバス結合が可能である。光の伝走路は大気中であってもよい。 光の場合にはモメモリジュールの挿入による信号劣化が少ないため、一 つの伝走路に接続できるメモリモジュールの数を飛躍的に増大させる ことが可能である。 If optical transmission is used for data transmission to and from the memory controller, ultra-high-speed data transmission is possible. When this is taken into consideration, the memory module must be equipped with photoelectric conversion means for converting an external optical signal into an electric signal, converting an electric signal inside the memory module into an optical signal, and outputting the signal to the outside. Can be. If a half mirror is provided on the memory module, a bus connection by an optical fiber is possible. The light transmission path may be in the atmosphere. In the case of light, signal degradation due to insertion of a memory module is small, so the number of memory modules that can be connected to one transmission path can be dramatically increased.
上記で開示された発明のうち代表的なものによって得られる効果を 整理すれば下記の通りである。  The effects obtained by typical ones of the inventions disclosed above are summarized as follows.
すなわち、マザ一ボード上のデータパスとメモリモジュール上のデー 夕バスがレジス夕バヅファで分離されるため、マザ一ボード上のデ一夕 バスの負荷が最小になり、 マザ一ボード上、 メモリモジュール上ともに、 より高いデータ転送速度を達成することが可能となる。  In other words, the data path on the motherboard is separated from the data bus on the memory module by the resister buffer, so the load on the data bus on the motherboard is minimized, and the memory bus on the motherboard is In both cases, higher data rates can be achieved.
メモリコントローラとメモリのデータパス幅を一致させなく ともデ —夕のやりとりが可能になり、メモリコントローラのデータバス幅を小 さく して高速で動作させ、一方メモリモジュール上のデータバス幅を大 きく して低速で動作させることが可能となる。 これにより、例えばメモ リコントローラのビン数を削減することができる。  Even if the data path widths of the memory controller and the memory do not match, data can be exchanged in the evening and the data bus width of the memory controller can be reduced to operate at high speed, while the data bus width on the memory module can be increased. Then, it can be operated at a low speed. Thereby, for example, the number of bins of the memory controller can be reduced.
モリチップの読み出し、 書き込み、 ァドレス指定などの制御法をコン トローラからの制御法と変えることができるため、見掛け上異なる仕様 のメモリモジュールを構成することができる。 これにより、 各種メモリ モジュール用の半導体記憶装置の品種の数を少なくすることができる。 また、メモリチップ設計やテス トに最適な仕様を選ぶことができるため、 メモリモジュールのコス トを低減することができる。  Since the control method such as reading, writing, and addressing of the memory chip can be changed from that of the controller, memory modules with apparently different specifications can be configured. Thus, the number of types of semiconductor memory devices for various memory modules can be reduced. In addition, since the optimum specifications can be selected for the memory chip design and test, the cost of the memory module can be reduced.
上記より、メモリモジュールに搭載すべき半導体記憶装置の入出力仕 様に制約されずに、高速化に特化したィン夕一フヱ一ス仕様でメモリコ ントロ一ラあるいはマザ一ボードを設計することができ、これにより、 設計の自由度が向上してデ一夕処理システムの性能向上を図り易くな る。 図面の簡単な説明 Based on the above, design a memory controller or motherboard with an interface specification specializing in high speed without being restricted by the input / output specifications of the semiconductor memory device to be mounted on the memory module. As a result, the degree of freedom in design is improved and the performance of the data processing system can be easily improved. You. BRIEF DESCRIPTION OF THE FIGURES
第 1図は本発明に係るメモリモジュールの一例を示すプロック図で ある。  FIG. 1 is a block diagram showing an example of a memory module according to the present invention.
第 2図は第 1図に示されるメモリモジュールのチヅプ配列と配線の 概略を示す説明図である。  FIG. 2 is an explanatory view schematically showing the chip arrangement and wiring of the memory module shown in FIG.
第 3図は第 1図に示されるメモリモジュールに含まれるコンバータ の一例を示す論理回路図である。  FIG. 3 is a logic circuit diagram showing an example of a converter included in the memory module shown in FIG.
第 4図は第 1図に示されるメモリモジュールを用いたデ一夕処理シ ステムの部分的なシステム構成図である。  FIG. 4 is a partial system configuration diagram of a data processing system using the memory module shown in FIG.
第 5図は第 1図に示されるメモリモジュールのアクセス動作夕イ ミ ングの一例を示すタイミングチャートである。  FIG. 5 is a timing chart showing an example of an access operation timing of the memory module shown in FIG.
第 6図は第 1図に示されるメモリモジュールに対して記憶容量を倍 増したメモリモジュールのブロック図である。  FIG. 6 is a block diagram of a memory module in which the storage capacity is doubled with respect to the memory module shown in FIG.
第 7図は R D R A Mの代わりに S D R A Mを用いて構成されたプロ トコル制御方式のメモリモジュールのプロヅク図である。  FIG. 7 is a block diagram of a memory module of a protocol control system configured by using SDRAM instead of RDRAM.
第 8図は第 7図に示されるメモリモジュールのアクセス動作夕イ ミ ングの一例を示すタイミングチャートである。  FIG. 8 is a timing chart showing an example of the access operation timing of the memory module shown in FIG.
第 9図は速度変換アダプタを採用したマザ一ボードの一例を示すブ ロック図である。  FIG. 9 is a block diagram showing an example of a mother board employing a speed conversion adapter.
第 1 0図は速度変換アダプタを採用した更に別のマザ一ボードのー 例を示すプロック図である。  FIG. 10 is a block diagram showing another example of a mother board employing a speed conversion adapter.
第 1 1図は外部ィン夕フェースを光で行うようにしたメモリモジュ —ルの一例を示すブロック図である。  FIG. 11 is a block diagram showing an example of a memory module in which the external interface is operated by light.
第 1 2図は第 1 1図に示されたメモリモジュールを用いたマザーボ 一ドの一例を示すブロック図である。 FIG. 12 shows a motherboard using the memory module shown in FIG. FIG. 3 is a block diagram illustrating an example of one mode.
第 1 3図は外部ィン夕フェースを多値変調信号で行うようにしたメ モリモジュールの一例を示すプロック図である。  FIG. 13 is a block diagram showing an example of a memory module in which an external interface is performed by a multi-level modulation signal.
第 1 4図は第 1 3図のメモリモジュールを用いたマザ一ボードのー 例を示すブロック図である。  FIG. 14 is a block diagram showing an example of a mother board using the memory module of FIG.
第 1 5図は冗長メモリデバイスを有するメモリモジュールの一例を 示すプロック図である。  FIG. 15 is a block diagram showing an example of a memory module having a redundant memory device.
第 1 6図は第 1 5図のメモリモジュールの正規のメモリデバイスに 欠陥が無い場合におけるメモリデバイスと外部データ入出力端子との 接続態様を示すブロック図である。  FIG. 16 is a block diagram showing a connection mode between the memory device and an external data input / output terminal when the regular memory device of the memory module in FIG. 15 has no defect.
第 1 Ί図は第 1 5図のメモリモジュールの正規のメモリデバイスに 欠陥がある場合におけるメモリデバイスと外部データ入出力端子との 接続態様の一例を示すプロック図である。  FIG. 1 is a block diagram showing an example of a connection mode between a memory device and an external data input / output terminal when a regular memory device of the memory module in FIG. 15 has a defect.
第 1 8図は E C C回路を有するメモリモジュールの一例を示すプロ ック図である。  FIG. 18 is a block diagram showing an example of a memory module having an ECC circuit.
第 1 9図は S D R A Mデバイスのデ一夕入出力端子を対応するメモ リバスに直接接続する形式のメモリモジュールを概念的に示した説明 図である。  FIG. 19 is an explanatory view conceptually showing a memory module in which the data input / output terminal of the SDRAM device is directly connected to a corresponding memory bus.
第 2 0図は R D R A Mデバイスをメモリバスに接続した状態を示す 説明図である。 発明を実施するための最良の形態  FIG. 20 is an explanatory diagram showing a state in which the RDRAM device is connected to the memory bus. BEST MODE FOR CARRYING OUT THE INVENTION
《レジス夕バッファと速度変換》  《Regis evening buffer and speed conversion》
先ず最初にレジス夕バッファを用いて速度変換を行うようにしたメ モリモジュールを説明する。  First, a description will be given of a memory module in which speed conversion is performed using a resist buffer.
第 1図には本発明に係るメモリモジュールの一例プロック図が示さ れる。 メモリモジュール MOD aは、 ガラスエポキシ樹脂基板の表面に 所要の配線パターンが形成されて成るような配線基板 2に、例えば 8個 の SDRAMデバイス (半導体記憶装置) M0〜M7、 コンパ一夕 3 , 4、 クロック ドライバ 5、及び制御信号バッファ(タイミング制御回路) 6が実装されて、 構成される。 FIG. 1 shows an example block diagram of a memory module according to the present invention. It is. The memory module MOD a is composed of, for example, eight SDRAM devices (semiconductor storage devices) M0 to M7, a compa- rator 3, 4 on a wiring board 2 having a required wiring pattern formed on the surface of a glass epoxy resin substrate. , A clock driver 5 and a control signal buffer (timing control circuit) 6 are mounted and configured.
前記 S DRAMデバイス M 0〜M 7は並列デ一夕入出力ビッ ト数が 夫々 8ビッ ト (X 8) とされる。 7 Lで示されるものは下位 3 2ビッ ト のモジュールデータバス、 7 Hで示されるものは上位 3 2ビヅ 卜のモジ ユールデータバスである。 4個の S D RAMデバイス M 0〜M 3の各々 のデ一夕入出力端子はモジュールデータバス 7 Lの信号線に 1対 1対 応で結合され、 4個の SDRAMデバイス M4〜M7の各々のデータ入 出力端子は前記モジュールデータバス 7 Hの信号線に 1対 1対応で結 合される。第 1図において MD Q 0〜MD Q 6 3は 8個の S D R AMデ バイス M 0〜M 7全部のデータ入出力端子を意味する。  Each of the SDRAM devices M0 to M7 has a parallel data input / output bit number of 8 bits (X8). The one indicated by 7L is the lower 32 bits of the module data bus, and the one indicated by 7H is the upper 32 bits of the module data bus. The data input / output terminals of each of the four SDRAM devices M0 to M3 are coupled to the signal lines of the module data bus 7L in a one-to-one correspondence, and each of the four SDRAM devices M4 to M7 is The data input / output terminals are connected to the signal lines of the module data bus 7H in a one-to-one correspondence. In FIG. 1, MD Q0 to MD Q 63 represent the data input / output terminals of all eight SDRAM devices M0 to M7.
メモリモジュール MOD aのデ一夕入出力端子 D Q 0〜D Q 1 5 , D Memory module MOD a data input / output terminals D Q 0 to D Q 15, D
Q 1 6〜D Q 3 1は合計 3 2ビッ トとされる。前記コンパ一夕 3は下位 側 1 6ビッ トのデ一夕入出力端子 D Q 0〜D Q 1 5と前記下位 3 2ビ ヅ トのモジュールデ一夕バス 7 Lとの間でデータの直列 ·並列変換を行 う。同様に、 前記コンバータ 4は上位 1 6ビッ トのデ一夕入出力端子 D Q 1 6 ~D Q 3 1 と前記上位 3 2ビヅ トのモジュールデ一夕バス Ί H との間でデ一夕の直列 ·並列変換を行う。 第 1図の例では、 コンバータ 3, 4は、 モジュールデータバス 7 L, 7 H (MD Q 0〜MDQ 6 3 ) とデー夕入出カ端子0 0〜0 <33 1 との間の速度変換手段を実現す る。 Q 16 to D Q 31 are 32 bits in total. The comparator 3 is a serial / parallel connection of data between the lower 16-bit data input / output terminals DQ0 to DQ15 and the lower 32 bit module data bus 7L. Perform the conversion. Similarly, the converter 4 is connected between the upper 16 bits of the data input / output terminals DQ 16 to DQ 31 and the upper 32 bits of the module data bus H. Perform serial / parallel conversion. In the example shown in Fig. 1, converters 3 and 4 are used to convert the speed between module data buses 7L and 7H (MDQ0 to MDQ63) and data input / output terminals 00 to 0 <331. Is realized.
前記制御信号バッファ 6は、外部から供給されるアクセス制御情報 8 を入力し、内部動作に合わせて内部アクセス制御情報 9を各 SDRAM デバイス M 0〜M 7に並列に供給する。外部アクセス制御情報 8は、 チ ヅプセレク ト信号/ C S 1、ロウアドレスス トロ一ブ信号/ R AS 1、 カラムアドレスス トローブ信号/ CAS K及びライ トィネーブル信号 /WE 1によって代表されるアクセス制御信号と、ァドレス信号 Ad d r e s s - 1とを含む。 内部アクセス制御情報 9は、 チップセレク ト信 号/ C S 2、 ロウアドレスス ト口一ブ信号/ R AS 2、 カラムアドレス ストロ一ブ信号/ C AS 2、及びライ トイネーブル信号/ WE 2よって 代表されるアクセス制御信号と、アドレス信号 Ad d r e s s— 2とを 含む。 The control signal buffer 6 receives access control information 8 supplied from the outside, and stores the internal access control information 9 in accordance with the internal operation. It is supplied in parallel to devices M0 to M7. The external access control information 8 includes an access control signal represented by a chip select signal / CS1, a row address strobe signal / RAS1, a column address strobe signal / CASK, and a write enable signal / WE1. , Including Ad dress-1. The internal access control information 9 is represented by a chip select signal / CS2, a row address stop signal / RAS2, a column address strobe signal / CAS2, and a write enable signal / WE2. And an address signal Address-2.
前記クロック ドライバ 5は外部から供給されるクロック信号 C LK The clock driver 5 receives an externally supplied clock signal C LK
1を入力して内部クロック信号 CLK 2を生成する。クロック ドライノ^; 5から出力されるクロック信号 CLK 2の一つは帰還され、 PLL (又 は DLL) 1 0を介して内部クロック信号 CLK 2を外部クロック信号 CLK 1に位相同期させる。内部クロック信号 CLK 2は外部クロック 信号 CLK 1と実質的に同一のクロック信号と見なすことができる。前 記内部クロック信号 CLK 2は、前記 SDRAMデバイス M0〜M 7、 コンバータ 3 , 4及び制御信号バッファ 6に供給され、 それらの動作基 準クロック信号とされる。 Input 1 to generate internal clock signal CLK2. One of the clock signals CLK 2 output from the clock dryno 5 is fed back to synchronize the phase of the internal clock signal CLK 2 with the external clock signal CLK 1 via the PLL (or DLL) 10. The internal clock signal CLK2 can be regarded as substantially the same clock signal as the external clock signal CLK1. The internal clock signal CLK2 is supplied to the SDRAM devices M0 to M7, the converters 3 and 4, and the control signal buffer 6, and is used as an operation reference clock signal.
ここで前記 S D R AMデバイス M 0〜M 7それ自体の機能について 簡単に説明する。 前記アクセス制御信号/ C S 2, /R A S 2 , /C A S 2 ,/WE 2及びァドレス信号 Ad d r e s s— 2はクロック信号 C LK 2の立ち上がりエッジで参照される。信号/ C S 2はそのローレべ ルによってコマンド入力サイクルを開始する。コマンド入力サイクルに よって始めてその他のアクセス制御信号及びァドレス信号が参照可能 にされる。 マンドサイクルでは、 信号/ R A S 2 , /C A S 2 , /W E 2及びァドレス信号 A d d r e s s - 2の一部のレベルの組み合わ せが解読され、その解読結果に従って SDR AMの動作内容が決定され る。例えば、 /R A S 2 = "L", /C A S 2 = "H", /WE 2 = "H" の組み合わせは、 ロウアドレスストロープ'バンクアクティブコマンド とされ、 ロウァドレス系に対する動作が行われる。 /RAS 2 = "H" , /C A S 2 = "L" , /WE 2 = "H"の組み合わせは、 カラムァドレ スリードコマンドとされ、ロウアドレス系動作の後にカラムアドレス系 を介するリード動作を指示する。/ R AS 2 = "H",/C AS 2 = "L", /WE 2 = "L"の組み合わせは、 カラムアドレスライ トコマンドとさ れ、ロウァドレス系動作の後にカラムァドレス系を介するライ ト動作を 指示する。 Here, the functions of the SDRAM devices M0 to M7 will be briefly described. The access control signals / CS2, / RAS2, / CAS2, / WE2 and the address signal Address-2 are referred to at the rising edge of the clock signal CLK2. Signal / CS2 starts a command input cycle at its low level. Only by the command input cycle, other access control signals and address signals can be referred to. In the command cycle, the signal / RAS2, / CAS2, / WE2 and some levels of the address signal Address-2 are combined. The operation of SDRAM is determined according to the result of the decoding. For example, the combination of / RAS 2 = "L", / CAS 2 = "H", and / WE 2 = "H" is a row address strobe 'bank active command', and the operation for the row address system is performed. The combination of / RAS 2 = "H", / CAS 2 = "L", and / WE 2 = "H" is a column address read command, and instructs a read operation via a column address system after a row address operation. The combination of / RAS 2 = "H", / CAS 2 = "L", / WE 2 = "L" is regarded as a column address write command, and a write via the column address system is performed after a row address operation. Instruct the operation.
この例では、メモリモジュール MOD aに対する外部からのアクセス 制御形態は、 S DRAMデバイスに対するアクセス制御形態と基本的に 同じとされる。但し、 外部とメモリモジュール 1との間のデ一夕転送速 度を上げるため、 メモリモジュール 1は、 クロック信号 CLK 1 (= C LK 2)の立ち上がりと立ち下がりの両方のクロヅクエッジに同期して デ一夕の入出力 (書き込みと読み出し) を行う DDR (Double Data- Rate:ダブルデー夕レ一ト) 形式の S D RAMの制御仕様を有する。一 方、 SDI AMデバィスM0〜M7は、 前述の通り、 クロック信号 CL K 2の立ち上がりエッジのみに同期して動作する S DR ( Single Data-Rate: シングルデ一夕レート) 形式の S D R AMの制御仕様で動 作される。  In this example, the external access control mode for the memory module MODa is basically the same as the access control mode for the SDRAM device. However, in order to increase the data transfer rate between the outside and the memory module 1, the memory module 1 synchronizes the data with the rising and falling clock edges of the clock signal CLK1 (= CLK2). It has SDRAM control specifications in DDR (Double Data Rate) format, which performs input / output (write and read) overnight. On the other hand, the SDI AM devices M0 to M7 control the SDR (Single Data Rate) SDR AM, which operates in synchronization with only the rising edge of the clock signal CLK2 as described above. Operated by specification.
前記メモリモジュール MO D aの外部データ入出力端子 D Q 0〜D Q 31は 32ビッ ト(メモリモジュール 1が搭載されるマザ一ボード上 のメモリバスのデータバス幅が 32ビッ ト)であるのに対し、 メモリモ ジュール MO D a上のモジュールデータバス 7 L , 7 Hのバス幅は全体 で 64ビッ トである。マザ一ボードのメモリバス上でのデータ転送周波 数は、メモリモジュール MO D aのモジュールデータバス上でのデータ 転送周波数の 2倍とされる。 これにより、 データバス全体のデータ転送 レート (データ転送周波数 Xデ一夕バスのビッ ト幅) は、 マザ一ボード 上のメモリバスとメモリモジュール MO D a上のモジュールデ一夕バ スとの間で一致する。 The external data input / output terminals DQ 0 to DQ 31 of the memory module MO Da are 32 bits (the data bus width of the memory bus on the mother board on which the memory module 1 is mounted is 32 bits). The bus width of the module data buses 7L and 7H on the memory module MODa is 64 bits in total. Data transfer frequency on the motherboard memory bus The number is twice the data transfer frequency on the module data bus of the memory module MODa. As a result, the data transfer rate of the entire data bus (data transfer frequency x data bus bit width) is set between the memory bus on the motherboard and the module bus on the memory module MODa. Matches.
第 2図には前記メモリモジュール M 0 D aのチヅプ配列と配線の概 略を示す。第 2図に示される配線はその一部が省略されているが、 実際 には第 1図と同じように形成されている。第 2図の例では、 SDRAM デバイス MO〜M 7、 コンパ一夕 3, 4、 クロック ドライノ 5、 及び制 御信号バッファ 6は夫々別々に半導体集積回路化されている。第 2図に おいて VD D及び VD D Qは電源端子、 V S S及び V S S Qは接地端子 である。特に電源端子 VDD Q及び接地端子 V S S Qはデータ出力バッ ファへの給電に専用化された端子である。  FIG. 2 schematically shows the chip arrangement and wiring of the memory module M 0 Da. Although the wiring shown in FIG. 2 is partially omitted, it is actually formed in the same manner as in FIG. In the example shown in Fig. 2, the SDRAM devices MO to M7, the compa- ners 3 and 4, the clock dryno 5, and the control signal buffer 6 are each separately formed into a semiconductor integrated circuit. In FIG. 2, VDD and VDDQ are power terminals, and VSS and VSSQ are ground terminals. In particular, the power supply terminal VDD Q and the ground terminal V S S Q are terminals dedicated to supplying power to the data output buffer.
第 3図には前記コンバータ 3の一例が示される。例えば 1ビッ 卜の外 部データ入出力端子 D Q 0は SDRAMデバイス M0の 2ビヅ トのデ 一夕入出力端子 MD Q 0 , MD Q 1に対応され、 それらの間にはレジス 夕バッファ RBUF a 0が配置されている。その他のデ一夕入出力端 D Q 1〜DQ 1 5に関しても同様のレジス夕バッファ RBUF a 1〜R BUF a 1 5が配置されている。各レジス夕バッファ RBUF a 0〜R B U F a 1 5の構成は相互に同一である。  FIG. 3 shows an example of the converter 3. For example, a 1-bit external data input / output terminal DQ0 corresponds to the 2-bit data input / output terminals MDQ0 and MDQ1 of the SDRAM device M0, and a register buffer RBUFa is provided between them. 0 is arranged. Similar register buffers RBUFa1 to RBUFa15 are arranged for the other input / output terminals DQ1 to DQ15. The configuration of each register buffer RBUFa0 to RBUFa15 is the same as each other.
前記レジス夕バッファ RBUF a O~RBUF a l 5は並直変換機 能を有する。詳細な構成が例示されたレジス夕バッファ RBUF a 0に おいて、 B 1で示されるものは、 データ入出力端子 D Q 0に結合された 入力バッファである。前記入力バッファ B 1の出力には 2個の入力レジ ス夕 REG 1, REG 3が結合され、 入力レジス夕 REG 1の出力は出 カゲ一ト B C 1を介してデ一夕入出力端子 MD Q 0に接続され、同様に、 入力レジス夕 R E G 3の出力は出力ゲート B C 3を介してデ一夕入出 力端子 MD Q 0に接続される。 The resist buffers RBUF a O to RBUF al 5 have a parallel-to-parallel conversion function. In the register buffer RBUF a0 whose detailed configuration is illustrated, the one indicated by B1 is an input buffer coupled to the data input / output terminal DQ0. The output of the input buffer B1 is coupled to two input registers REG1 and REG3, and the output of the input register REG1 is connected to the output input / output terminal MD Q via an output BC1. 0, and similarly, The output of the input register REG 3 is connected to the data input / output terminal MD Q 0 via the output gate BC 3.
第 3図において B C 5で示されるものは前記デ一夕入出力端子 D Q 0に結合された出力バッファである。出力バヅファ B C 5とデ一夕入出 力端子 MDQ 0との間には、 入カバヅファ B 2、 出力レジス夕 RE G 2 及び出力ゲ一ト B C 2が直列配置され、出力バッファ B C 5とデ一夕入 出力端子 MDQ 1との間には、 入力バッファ B 3、 出力レジス夕 REG 4及び出力ゲート B C 4が直列配置されている。前記レジス夕 RE G 1 〜R E G 4及び出力バッファ B C 1〜: B C 5は、タイミングジエネレー 夕 T GENから出力される制御信号 ø 1 R, f a i 2 R, 1 In FIG. 3, what is indicated by B C5 is an output buffer coupled to the data input / output terminal D Q0. An input buffer B2, an output register REG2 and an output gate BC2 are arranged in series between the output buffer BC5 and the data input / output terminal MDQ0, and the output buffer BC5 is connected to the output buffer BC5. An input buffer B3, an output register REG4, and an output gate BC4 are arranged in series between the input / output terminal MDQ1. The registers RE G1 to RE G 4 and the output buffers B C1 to B C5 are control signals ø 1 R, f a i 2 R, 1 output from the timing generator T GEN.
— 1W, ø 1 - 1 , 01— 2W, ø 1— 2 Rによってラッチ動作と出 力動作が制御される。前記タイミングジェネレータ TGENは制御信号 バヅファ 6から供給される制御信号とクロヅク信号 C L K 2に基づい てそれら制御信号を生成する。タイミングジェネレータ T GE Nによる 制御内容は後で詳述する。特に図示はしないが、 コンバータ 4も上記と 同様に構成されている。 — 1W, ø1-1, 01—2W, ø1-2R controls latch and output operations. The timing generator TGEN generates these control signals based on the control signal supplied from the control signal buffer 6 and the clock signal CLK2. The details of control by the timing generator TGEN will be described later. Although not particularly shown, converter 4 is also configured in the same manner as above.
第 4図には前記メモリモジュール MO D aを用いたプロセヅサボー ド P CBの部分的なシステム構成図が示される。パーソナルコンビユー 夕ではプロセッサボードを P Cボ一ドとも称する。プロセッサボードゃ P Cボードのような回路をマザ一ボードとも称する。  FIG. 4 shows a partial system configuration diagram of a processor board PCB using the memory module MODa. In personal combinations, the processor board is also called the PC board. A circuit such as a processor board ゃ PC board is also called a mother board.
マザ一ボード P C Bはマイクロプロセッサ MP Uを中心に構成され、 マイクロプロセッサ MPUが結合された CPUバス (システムバス) 1 1には代表的に示されたメモリコントロ一ラ B C ON Tが結合されて いる。 メモリコントローラ B CON Tは、 メモリバス 1 2、 周辺バス 1 3、グラフィ ックバス 14などの動作速度の異なるバスを C P Uバス 1 にインタフエースするためのバスアクセス制御を行うコントローラで ある。前記メモリコントロ一ラ B CONTはバスコントローラ或いはィ ン夕フエースコントローラとも称される。グラフィ ックバス 14にはグ ラフィ ヅクァクセラレー夕のようなグラフィ ヅクコントロ一ラ GCO NTが結合されている。 周辺バス 1 3には図示を省略する I D E (Integrated Device Electronics) コントローラなどが接続されてい る。メモリバス 12には複数個の前記メモリモジュール MOD aが結合 されている。マイクロプロセッサ MP Uは前記複数個のメモリモジュ一 ル MODaをメインメモリとしてワーク領域ゃデ一夕の一時記憶領域 に利用する。 この例に従えば、 マイクロプロセッサ MP Uがメインメモ リに割り当てられたアドレス空間をアクセスする時、メモリコントロー ラ B CON Tは、前記アクセス制御情報をメモリバス 12に出力すると 共に、 書き込み動作では書き込みデータをメモリバス 12に出力し、 読 出し動作ではメモリバス 12に読出されたデ一夕を取り込んでマイク 口プロセッサ MP Uに与える。複数個のメモリモジュール MOD aに対 するチップ選択信号/ C S 1はメモリモジュール毎に固有の信号とさ れ、 前記メモリコントローラ B CONTから出力される。 The motherboard PCB is composed mainly of a microprocessor MPU, and the CPU bus (system bus) 11 to which the microprocessor MPU is connected is connected to the memory controller BC ON T shown as a representative. . The memory controller B CONT is a controller that controls bus access for interfacing buses with different operating speeds, such as the memory bus 12, peripheral bus 13, and graphics bus 14, to the CPU bus 1. is there. The memory controller B CONT is also called a bus controller or an interface controller. The graphic bus 14 is connected to a graphic controller GCONT, such as a graphic mixer. An IDE (Integrated Device Electronics) controller not shown is connected to the peripheral bus 13. A plurality of the memory modules MOD a are connected to the memory bus 12. The microprocessor MPU uses the plurality of memory modules MODa as a main memory as a temporary storage area for a work area and a data area. According to this example, when the microprocessor MPU accesses the address space allocated to the main memory, the memory controller B CONT outputs the access control information to the memory bus 12 and performs the write operation in the write operation. Data is output to the memory bus 12, and in a read operation, the data read out to the memory bus 12 is taken in and supplied to the microphone processor MPU. The chip select signal / CS1 for the plurality of memory modules MODa is a signal unique to each memory module, and is output from the memory controller B CONT.
第 5図にはメモリモジュール MOD aのアクセス動作タイ ミングの 一例が示される。第 5図において、 メモリコントローラ B CONTは、 最初、 時刻 t 0に同期させて、 /C S 1 = "L"、 /R A S 1 = "L"、 /C A S 1 = "H"、 /WE = "H"によってモジュールァクティブコ マンドを発行すると共に、 ロウァドレス信号 R A iを出力する。メモリ モジュール MOD aの制御信号バッファ 6は、 時刻 t 0において、 前記 /C S 1 = "L"、 /RAS 1 = "L"、 /C AS 1 = "H"、 /WE = "H"を、 クロック信号 CLK2 (CLK 1)の立ち上がりエッジで 参照する。 制御信号バヅ フ ァ 6はこれに応答して、 /C S 2 = "L"、 /R A S 2 = "L"、 /C A S 2 = "H"、 /WE = "H" によってメ モリチヅプアクティブコマンドとロウアドレス信号 RAiをアクセス 制御情報 9として S DRAMデバイス M 0〜M 7に並列的に出力する。 S D R AMデバイス M 0 ~M 7は、 時刻 t 1に、 メモリチップァクティ ブコマンドを認識して、 ロウァドレス系の動作を開始する。 FIG. 5 shows an example of the access operation timing of the memory module MODa. In FIG. 5, the memory controller B CONT first synchronizes with the time t0, / CS 1 = "L", / RAS 1 = "L", / CAS 1 = "H", / WE = "H" Issue module active command and output row address signal RAi. At time t0, the control signal buffer 6 of the memory module MODa changes the / CS 1 = "L", / RAS 1 = "L", / CAS 1 = "H", / WE = "H", Reference at the rising edge of clock signal CLK2 (CLK1). The control signal buffer 6 responds by responding to the command by / CS2 = "L", / RAS2 = "L", / CAS2 = "H", / WE = "H". The memory chip active command and row address signal RAi are output as access control information 9 to the SDRAM devices M0 to M7 in parallel. At time t1, the SDRAM devices M0 to M7 recognize the memory chip active command and start the row address operation.
次にメモリコントロ一ラ B CONTは、 時刻 t 2に同期させて、 /C Next, the memory controller B CONT synchronizes with the time t 2 and outputs / C
S 1 = "L,,、 /R A S 1 = "H"、 / C A S 1 = "L,,、 /WE = "L" によりモジュールライ トコマンドを発行すると共に、カラムァドレス信 号 CAiを出力する。更にメモリコントローラ BCONTは、 書き込み デ一夕 D(i), D(i+1)を出力する。 このとき、 メモリコントローラ BC ONTによるデ一夕 D(i), D(i + 1)の転送は、 前記ダブルデー夕レート 形式で、 クロック信号 CLK 1の立ち上がり (時刻 t 2 )及び立ち下が り(時刻 t 3 )に同期して行われる。メモリモジュール MOD aの制御信 号バッファ 6は、 時刻 t 4において、 前記メモリモジュールライ トコマ ンドをクロヅク信号 C L K 2 ( C L K 1 )の立ち上がりエツジで参照し、 これに応答して、 /CS 2 = "L,,、 /R A S 2 = "H"、 /C A S 2 = " L "、 /WE = " L " によりメモリチップライ トコマンドとカラム ァドレス信号 C A iをアクセス制御情報 9として S D RAMデバイス M 0 ~M 7に並列的に出力する。 また、 制御信号バッファ 6は、 前記メ モリチヅプライ トコマンドに応答して、 コ ンバータ 3, 4にライ トデー 夕 D(i), D(i+1)の直列 ·並列変換動作を指示する。 これにより、 デ一 夕入出カ端子0<30〜0<331に直列的に与えられたデータ D(i), D (i+1)は、 64ビッ 卜の並列データとして時刻 t 4にモジュールデータ バス 7 L, 7Hに供給され、 S D R AMデバイス M 0〜M 7のデ一夕入 出力端子 MD Q0〜MDQ 63を介して並列的に 8個の SDRAMデ バイス M 0〜M 7に書き込まれる。 S1 = "L ,,, / R A S1 =" H ", / CAS1 =" L ,,, / WE = "L" A module write command is issued and a column address signal CAi is output. Further, the memory controller BCONT outputs write data D (i) and D (i + 1). At this time, the transfer of data D (i) and D (i + 1) by the memory controller BC ONT is performed at the rising (time t2) and falling (time t2) of the clock signal CLK1 in the double data rate format. It is performed in synchronization with time t 3). At time t4, the control signal buffer 6 of the memory module MODa refers to the memory module write command by the rising edge of the clock signal CLK2 (CLK1), and in response, / CS2 = " L ,,, / RAS 2 = "H", / CAS 2 = "L", / WE = "L", the memory chip write command and column address signal CAi are used as access control information 9 for SDRAM devices M0 to The control signal buffer 6 outputs the data D (i) and D (i + 1) serially to the converters 3 and 4 in response to the memory print command. The parallel conversion operation is instructed, whereby the data D (i) and D (i + 1) serially supplied to the data input / output terminals 0 <30 to 0 <331 are converted to the 64-bit parallel data. At time t4, the data is supplied to the module data buses 7L and 7H. Parallel written into eight SDRAM devices M 0 to M 7 via the force terminal MD Q0~MDQ 63.
ここで前記直列 ·並列変換動作を更に説明する。例えば端子 D Q 0に 最初に供給されるデータ D(i)0 はクロック信号 C L K 2 (C LK 1 ) の立ち上がりに同期してレジス夕 RE G 1に格納され、後続のデータ D (i+l)0 はクロック信号 C LK 2 (CLK 1 ) の立ち下がりに同期して レジス夕 RE G 3に取り込まれる。そしてクロック信号 C L K 2の次の 立ち上がりに同期して双方のレジス夕 RE G 1 , RE G 3の出力が開か れて、 データ D(i)0, D(i+1)0 が端子 MD Q 0 , MD Q 1に向けて並 列出力される。その他の端子 D Q 1〜D Q 3 1に与えられるデ一夕に関 しても同じように直列 ·並列変換される。 Here, the serial / parallel conversion operation will be further described. For example, to terminal DQ 0 The first data D (i) 0 is stored in the register REG1 in synchronization with the rising edge of the clock signal CLK2 (CLK1), and the subsequent data D (i + l) 0 is stored in the clock signal C1. Synchronized with the falling edge of LK2 (CLK1), it is taken into the register REG3. The outputs of both registers REG 1 and REG 3 are opened in synchronization with the next rising of the clock signal CLK 2, and the data D (i) 0 and D (i + 1) 0 are connected to the terminals MD Q 0 , Output in parallel to MD Q1. The serial / parallel conversion is performed in the same manner for the data given to the other terminals DQ1 to DQ31.
書き込みの後、第 5図の例では同一ロウァドレスに対するリード動作 が行われる。 即ち、 メモリコントロ一ラ B CONTは、 時刻 t 5に同期 させて、 /C S 1 = "L,,、 / A S 1 = "H"、 /CAS 1 = "L,,、 /WE = "H" によりモジュールリ一ドコマンドを発行すると共に、 力 ラムァドレス信号 C A jを出力する。メモリモジュール MOD aの制御 信号バヅファ 6は、 クロヅク信号 C L K 2 ( C L K 1 ) の立ち上がりェ ヅジに同期する時刻 t 5に、前記モジユールリードコマンドを参照する。 制御信号バッファ 6はこれに応答して、 /C S 2 = "L"、 /R A S 2 = " H "、 /CA S 2 = " L,,、 /WE = " H,, によってメモリチヅプ リードコマンドとカラムアドレス信号 CA j をアクセス制御情報 9 と して SDRAMデバイス M0〜M7に並列的に出力する。 S D R AMデ バイス M 0〜M 7は、 時刻 t 6に、 メモリチップリードコマンドを認識 して、 カラムァドレス系の動作を開始する。カラムァドレス系の動作の 結果、時刻 t 7に S D R AMデバイス M 0〜M 7のデータ入出力端子 M D Q 0〜MD Q 6 3からモジュールデータバス 7 L, 7 Hにリードデー 夕 D(j), D(j+1)が並列的に出力される。 この出力動作に同期して、 制 御信号バッファ 6は、 前記コンバータ 3, 4にリードデ一夕 D(j), D (j+1)の並列 · 直列変換動作を指示する。 これにより、 モジュールデ一 夕バス 7 L, 7 H上の並列データ D(j), D(j+1)は 32ビッ トづっデ一 夕入出力端子 D Q 0〜D Q 3 1から直列的に出力される。この出力動作 は、 前記ダブルデー夕レート形式により、 クロック信号 C LK 1の立ち 上がりエッジ(時刻 t 8 )及び立ち下がりエッジ (時刻 t 9 )の双方に同 期して行われる。 After writing, in the example of FIG. 5, a read operation is performed for the same row address. That is, the memory controller B CONT synchronizes with the time t5, and / CS 1 = "L ,, / AS 1 =" H ", / CAS 1 =" L ,, / WE = "H" Issues a module read command, and outputs a power-less address signal CAj. The control signal buffer 6 of the memory module MOD a refers to the module read command at a time t5 synchronized with the rising edge of the clock signal CLK2 (CLK1). In response to this, the control signal buffer 6 responds to the memory chip read command and column by / CS 2 = “L”, / RAS 2 = “H”, / CAS 2 = “L ,, / WE =“ H, ”. The address signal CA j is output as access control information 9 to the SDRAM devices M0 to M7 in parallel. At time t6, the SDRAM devices M0 to M7 recognize the memory chip read command and start the operation of the column address system. As a result of the operation of the column address system, at time t7, the data input / output terminals of SDR AM devices M0 to M7 MDQ0 to MDQ63, and read data to module data bus 7L, 7H D (j), D (j + 1) are output in parallel. In synchronization with this output operation, the control signal buffer 6 instructs the converters 3 and 4 to perform a parallel / serial conversion operation of the read data D (j) and D (j + 1). As a result, the module The parallel data D (j) and D (j + 1) on evening buses 7L and 7H are output serially from the data input / output terminals DQ0 to DQ31 in 32-bit units. This output operation is performed in synchronization with both the rising edge (time t8) and the falling edge (time t9) of the clock signal CLK1 in the double data rate format.
ここで前記並列 ·直列変換動作を更に説明する。 S DRAMデバイス M 0〜M 7のデ一夕入出力端子 MD Q 0〜MD Q 6 3から並列的に 6 4ビッ トのデ一夕がモジュールデ一夕バス 7 L, 7 Hに読出されたとき、 例えば、 デ一夕入出力端子 MD Q 0 , MD Q 1から並列出力されたデ一 夕 D(j)0, D(j+1)0 は、 クロック信号 C L K 2 ( C L K 1 ) の立ち上 がりに同期してレジスタ RE G 2 , RE G 4に並列的にラッチされる。 そしてクロック信号 C L K 2の次の立ち上がりに同期してレジス夕 R E G 2のデータ D(j)0 がデ一夕入出力端子 D Q 0から出力され、 これ に続くクロック信号 C L K 2の立ち下がりに同期してレジス夕 R E G4 のデ一夕 D(j+1)0 がデ一夕入出力端子 D Q 0から出力される。 その他 の端子 MD Q 1〜MD Q 6 3から供給されるデ一夕に関しても同じよ うに並列 ·直列変換される。  Here, the parallel / serial conversion operation will be further described. S-DRAM devices M0 to M7 data input / output terminals MD Q 0 to MD Q 63, 64 bits of data were read in parallel to module data buses 7L and 7H. For example, when the data D (j) 0 and D (j + 1) 0 output in parallel from the data input / output terminals MD Q 0 and MD Q 1 are at the rising edge of the clock signal CLK 2 (CLK 1), The data is latched in parallel with the registers REG 2 and REG 4 in synchronization with the upward movement. Then, in synchronization with the next rising edge of the clock signal CLK2, the data D (j) 0 of the register REG2 is output from the data input / output terminal DQ0, and in synchronization with the subsequent falling edge of the clock signal CLK2. Then, the data D (j + 1) 0 of the register RE G4 is output from the data input / output terminal DQ0. The parallel / serial conversion is similarly performed for the data supplied from the other terminals MD Q1 to MD Q63.
以上説明した図 1のメモリモジュール MOD aによれば、コンバ一夕 3 , 4は外部からの書き込みデータに対しては直列 ·並列変換を行い、 外部への読出しデータに対しては並列 ·直列変換を行い、 内外のデータ 転送レートに対する速度変換手段としての機能を有する。したがって、 メモリモジュール MOD aの入出力は高速だがメモリバス 1 2のバス 幅は小さく、一方メモリモジュール MO D aのモジュールデータバス Ί L, 7 Hに対してはそれよりも低速でバス幅が広い構成を実現すること ができる。 したがって、 マザ一ボード P CBのメモリバス上の信号周波 数よりも低い動作周波数の SD RAMデバイス M 0〜M 7を用いるこ とができる。 更に、 メモリコントローラ B CO NTのピン数 (パッケ一 ジの外部端子数) の削減にも役立つ。 According to the memory module MOD a of FIG. 1 described above, the converters 3 and 4 perform serial / parallel conversion for externally written data, and perform parallel / serial conversion for externally read data. And has a function as speed conversion means for internal and external data transfer rates. Therefore, the input / output of the memory module MOD a is fast, but the bus width of the memory bus 12 is small, while the module data bus of the memory module MOD a a L, 7 H is slower and wider than that The configuration can be realized. Therefore, it is necessary to use SDRAM devices M0 to M7 whose operating frequency is lower than the signal frequency on the memory bus of the motherboard PCB. Can be. It also helps to reduce the number of pins (the number of external pins in the package) of the memory controller B CNT.
前記マザ一ボード P CB上のメモリコントローラ B C ONTとメモ リモジュール MOD a内の S D R AMデバイス M 0〜M 7との間での デ一夕のやりとりはレジス夕バッファ RBU F a O〜RBUF a l 5 を介して行われる。 これによれば、 メモリモジュール MO D aの内部と 外部とのバス接続は前記レジス夕バッファ RBUF a 0〜; RBUF a 1 5でバッファリングされるから、前記マザ一ボード P CB上のデ一夕 バスとメモリモジュール MO D a上のモジュールデ一夕バス 7 L , 7 H とは分離される。 したがって、 マザ一ボード P CB上のデータパスから は前記レジス夕バッファ RBUF a 0〜: RB UF a l 5以降の配線負 荷が見えなくなり、メモリコントローラ B CON Tが駆動すべき負荷を 低減できる。 これにより、 メモリパス 1 2上のデータ転送周波数を向上 させることが容易になる。 すなわち、 メモリモジュール MOD aの入出 力容量成分を最小化することができる。  The data exchange between the memory controller BC ONT on the mother board P CB and the SDR AM device M 0 to M 7 in the memory module MOD a is a register buffer RBU F a O to RBUF al 5 Done through. According to this, since the bus connection between the inside and the outside of the memory module MODa is buffered by the register buffer RBUFa0 to RBUFa15, the data connection on the motherboard PCB is performed. The buses and the module modules on the memory module MO Da are separated from the buses 7L and 7H. Therefore, the load on the wiring after the register buffer RBUFa0 to RBUFa15 cannot be seen from the data path on the motherboard PCB, and the load to be driven by the memory controller BCONT can be reduced. This facilitates increasing the data transfer frequency on the memory path 12. That is, the input / output capacitance component of the memory module MOD a can be minimized.
また、 メモリモジュール MO D aのモジュールデ一夕バス 7 L , 7 H 上についても同様に信号線負荷が低減される。例えば第 1 9図に示され るような従来のメモリモジュールをプロセッサボ一ドに実装すると、プ ロセッサボ一ド上のメモリバスにメモリモジュール内への負荷の大き な分岐を途中に多数有することになる。レジス夕バッファ RBUF a 0 〜RBUF a 1 5を有する上記メモリモジュール M◦ D aの場合には、 メモリバス 1 2上におけるそのような負荷の分岐は実質的になくなる。 したがって、メモリモジュール MOD a内のモジュールデータバス Ί L, 7 H上では、 分岐のない 2地点間のデータ伝送が可能になるため、 メモ リモジュール MOD a内の動作周波数の向上も比較的容易になる。  The signal line load is similarly reduced on the module buses 7L and 7H of the memory module MODa. For example, when a conventional memory module as shown in FIG. 19 is mounted on a processor board, the memory bus on the processor board may have many branches with a large load on the memory module on the way. Become. In the case of the memory module M • Da having the register buffers RBUF a0 to RBUF a 15, such a branch of the load on the memory bus 12 is substantially eliminated. Therefore, on the module data bus Ί L, 7H in the memory module MOD a, data transmission between two points without branching becomes possible, and it is relatively easy to improve the operating frequency in the memory module MOD a. Become.
第 6図には第 1図に対して記憶容量を倍増したメモリモジュール M ODbの例が示される。 このメモリモジュール MOD bは、 SDRAM デバイス M0 a〜M7 aと M0 b〜M7 bを有し、 8個の SDRAMデ バイス M 0 a〜M 7 aはチップ選択信号/ C S 2 aによってコマンド サイクルが指示され、 SDRAMデバイス MO b〜M7 bはチップ選択 信号/ CS 2 bによってコマンドサイクルが指示される。チップ選択信 号/ C S 2 a, /C S 2 bは、外部から供給されるチップ選択信号/ C S 1 a, /C S 1 bに対応され、 チップ選択信号/ C S 1 a, /C S 1 bは選択的に何れか一方がィネーブルにされる。 これにより、 第 1図の 例ではメモリモジュール上に 8個の S D RAMデバイスが搭載されて いたのに対して、第 6図のメモリモジュールは 2倍の 1 6個の SDRA Mデバイスを搭載して利用することができる。 尚、 第 6図では配線など の図示を部分的に省略してあるが、上記相違点以外の構成は第 1図と同 じである。 Fig. 6 shows a memory module M with twice the storage capacity of Fig. 1. An example of ODb is shown. This memory module MOD b has SDRAM devices M0a to M7a and M0b to M7b, and eight SDRAM devices M0a to M7a are commanded by the chip select signal / CS2a to indicate the command cycle. The command cycle of the SDRAM devices MOb to M7b is specified by the chip select signal / CS2b. The chip select signals / CS2a, / CS2b correspond to the externally supplied chip select signals / CS1a, / CS1b, and the chip select signals / CS1a, / CS1b are selected Either one is enabled. As a result, in the example of Fig. 1, eight SDRAM devices are mounted on the memory module, whereas in the example of Fig. 6, the memory module of FIG. Can be used. Although illustration of wiring and the like is partially omitted in FIG. 6, the configuration other than the above difference is the same as that of FIG.
この構成においてモジュールデ一夕バス 7 L, 7 Hの負荷成分(配線 抵抗及び寄生容量成分) は増えるが、 外部デ一夕入出力端子 DQ 0〜D Q 3 1とモジュールデータバス 7 L, 7 Hとの間には前記コンバ一夕 3 , 4が配置されているので、 コンパ一夕 3, 4に含まれる前記レジスタバ ヅファの作用により、 S DRAMデバイスを 2倍搭載した第 6図の構成 でも、外部データ入出力端子 D Q 0-DQ 3 1から見たときの電気特性 は第 1図のメモリモジュール MOD aと実質的に同じである。この例で はメモリモジュール M 0 D b上のモジュールデータバスに 2組みの S DRAMデバイスを接続しているが、 これに限らず、 さらに多数組の S D RAMデバイスを接続しても構わない。  In this configuration, the load components (wiring resistance and parasitic capacitance components) of the module data buses 7 L and 7 H increase, but the external data input / output terminals DQ 0 to DQ 31 and the module data buses 7 L and 7 H Since the converters 3 and 4 are arranged between the two, the structure of the register buffer included in the converters 3 and 4 allows the SDRAM device to be mounted twice in the configuration of FIG. The electrical characteristics when viewed from the external data input / output terminals DQ 0 to DQ 31 are substantially the same as those of the memory module MOD a in FIG. In this example, two sets of SDRAM devices are connected to the module data bus on the memory module M0Db. However, the present invention is not limited to this, and a larger number of sets of SDRAM devices may be connected.
《レジス夕バッファとプロ トコル変換》  《Resis evening buffer and protocol conversion》
次に、レジスタバッファを用いた速度変換と共にプロ トコル変換を行 うようにしたメモリモジュールを説明する。 第 7図には RDRAMの代わりに SDRAMを用いて Rambus (ラン バス)などのプロ トコル制御方式に準拠させたメモリモジュールの一例 が示される。 同図に示されるメモリモジュール MOD cは、 ガラスェポ キシ樹脂基板の表面に所要の配線パターンが形成されて成るような配 線基板 22に、 例えば 16個の SDRAMデバイス (半導体記憶装置) M0〜M 15及びプロ トコルコンパ一夕 23が実装されて成る。プロ ト コルコンバータ 23は、 特に制限されないが、 1個の半導体集積回路と して構成される。前記プロ トコルコンバ一夕 23は、 クロック ドラ 25、 プロ トコル制御回路 26、 並直変換機能を有するレジス夕バッフ ァ RFUF 0〜RBUF 15、入出力ゲート I OG0〜I OG l 5及び 夕イミングジェネレータ 28などを有する。 Next, a memory module that performs protocol conversion together with speed conversion using a register buffer will be described. Fig. 7 shows an example of a memory module that uses SDRAM instead of RDRAM and conforms to a protocol control method such as Rambus. The memory module MOD c shown in FIG. 1 includes, for example, 16 SDRAM devices (semiconductor storage devices) M0 to M15 on a wiring board 22 having a required wiring pattern formed on the surface of a glass epoxy resin substrate. And Protocol Comparator 23 are implemented. Although not particularly limited, the protocol converter 23 is configured as one semiconductor integrated circuit. The protocol converter 23 includes a clock driver 25, a protocol control circuit 26, a register buffer RFUF0 to RBUF15 having a parallel / parallel conversion function, input / output gates IOG0 to IOGl5, and an evening generator 28. Having.
前記 SDRAMデバイス M0〜M 15は並列データ入出力ビッ ト数 が夫々 4ビッ ト (X 4) とされる。 27で示されるものは 64ビッ 卜の モジュールデ一夕バスである。前記 16個の S D RAMデバイス M 0〜 M 15のデータ入出力端子 MD Q 0 ~MD Q 63はモジュールデータ バス 27の信号線に 1対 1対応で結合されている。  Each of the SDRAM devices M0 to M15 has a parallel data input / output bit number of 4 bits (X4). The one indicated by 27 is a 64-bit module bus. The data input / output terminals MD Q0 to MD Q63 of the 16 SDRAM devices M0 to M15 are coupled to the signal lines of the module data bus 27 in a one-to-one correspondence.
I OP 0〜: [ OP 1 5はメモリモジュール M〇 D cの 16個の入出 力端子である。前記レジス夕バッファ RBUF c 0及び入出力ゲート I OG 0は、入出力端子 I OP 0と前記 SDRAMデバイス M0の 4ビッ トのデ一夕入出力端子 MD Q 0〜MD Q 3との間に配置されている。そ の他のレジスタバッファ RBUF 1〜; BUF 15と入出力ゲート I OG 1〜: [ OG 15も同様に、入出力端子 I OP 1〜: [ OP 15と前記 S DRAMデバイス M 1 ~M 15とに対応して配置されている。更にレ ジス夕バッファ RBUF 0〜RBUF 15は 64ビッ 卜のコマン ス 29を介してプロ トコル制御回路 26に接続されている。  I OP 0 to: [OP 15 is 16 input / output terminals of the memory module M〇Dc. The register buffer RBUF c0 and the input / output gate IOG0 are arranged between the input / output terminal IOP0 and the 4-bit data input / output terminals MDQ0 to MDQ3 of the SDRAM device M0. Have been. BUF 15 and input / output gates I OG 1 to: [OG 15 is similarly input / output terminals I OP 1 to: [OP 15 and the SDRAM devices M 1 to M 15. It is arranged corresponding to. The buffer buffers RBUF0 to RBUF15 are connected to a protocol control circuit 26 via a 64-bit command 29.
第 7図において代表的にその詳細が示された入出力ゲート I OG 0 において、 入出力端子 I OP 0に直列的に与えられたデータは、入カバ ッファ B C 19を介して、 順次入力レジス夕 RE G 1 1 , RE G 13, REG 15, REG 17にラッチされ、 4ビッ ト単位で出力ゲート B C 1 1, BC 13, BC 15, BC 17を介して出力される。 一方、 入出 力ゲート I 0 G 0から並列的に出力される 4ビッ トのデ一夕は出力レ ジス夕 REG 12, REG 14, REG 16, REG 18に並列的にラ ツチされ、 ラツチされたデ一夕は出力ゲ一ト BC 12, B C 14 , BC 16 , B C 18を介して順次直列的に出力バッファ B C 20から入出力 端子 I 0P 0に与えられる。その他のレジス夕バッファ RBUF 1〜R BUF 15も同様に構成される。このように構成されたレジスタバヅフ ァ RBUF0〜RBUF 15は、入出力端子 I OP 0〜: E OP 15から 入力される 16ビヅ トのデ一夕を 4組の直列データ毎に 64ビッ トの 並列デ一夕に変換して、コマンドバス 29や入出力ゲート I OG0〜II / O gate I OG 0, the details of which are typically shown in FIG. , The data serially applied to the input / output terminal I OP0 is sequentially latched by the input registers REG 11, REG 13, REG 15, REG 17 via the input buffer BC 19, Output in bit units via output gates BC11, BC13, BC15, and BC17. On the other hand, the 4-bit data output in parallel from the input / output gate I0G0 is latched in parallel to the output registers REG12, REG14, REG16, REG18 and latched. The data is sequentially supplied from the output buffer BC20 to the input / output terminal I0P0 in series via the output gates BC12, BC14, BC16, and BC18. The other resist buffers RBUF1 to RBUF15 have the same configuration. The register buffer RBUF0 to RBUF15 configured in this way is configured to convert the 16-bit data input from the input / output terminals IOP0 to EOP15 into a 64-bit parallel data for every four sets of serial data. The data is converted to the command bus 29 and the input / output gates I OG0 to I OG
0 G 15に与える。 また、 レジス夕バッファ RBUF 0~RBUF 15 は、入出力ゲート I OG0〜: [ 0G 15から与えられる 64ビッ トの並 列データを 16ビッ ト単位の 4組のデ一夕に直列変換して、入出力端子Give to 0 G15. The register buffers RBUF0 to RBUF15 convert the 64-bit parallel data provided from the input / output gates IOG0 to [0G15] into four sets of 16-bit data in series. I / O terminal
1 OP 0〜I OP 15から外部に出力させる。 この例において、 レジス 夕バッファ RBUF 0〜 RBUF 15は、モジュールデータバス 27及 びコマン ドバス 29と入出力端子 I 0 P 0〜 I 0 P 15との間の速度 変換手段を実現する。 1 Output from OP0 to IOP15 to the outside. In this example, the register buffers RBUF0 to RBUF15 implement speed conversion means between the module data bus 27 and command bus 29 and the input / output terminals I0P0 to I0P15.
メモリモジュール MOD cに対する外部からのアクセス制御形態は、 Rambus (ランバス) に代表されるようなプロ トコル制御形態とされ、 S D R A Mデバイスに対するアクセス制御形態とは相違される。前記プロ トコル制御回路 26は入出力端子 I OP 0〜I OP 15から供給され るコマンドパケヅ トに含まれている読出しリクエス トや書き込みリク エスト及びァドレス情報を解読して監視し、自らの動作が選択されたこ とをその解読結果から認識すると、 当該解読結果を用いて、前記 SDR AMデバイス M0〜M 125に対するアクセス制御情報 9を出力する。 このアクセス制御情報 9は、第 1図と同様の S D RAMデバイスにおけ るシングルデータ転送レートに対応されるアクセス制御信号及びァド レス信号である。前記コマンドバケツ 卜が書き込みリクエストの場合、 当該コマンドバケツ トの後に続く書き込みデータは入出力端子 I OP 0~ I OP 15から入力される。 An external access control mode for the memory module MOD c is a protocol control mode represented by Rambus, and is different from an access control mode for an SDRAM device. The protocol control circuit 26 decodes and monitors a read request, a write request, and address information included in a command packet supplied from the input / output terminals IOP0 to IOP15, and selects its own operation. Octopus Is recognized from the decryption result, the access control information 9 for the SDRAM devices M0 to M125 is output using the decryption result. The access control information 9 is an access control signal and an address signal corresponding to a single data transfer rate in the same SD RAM device as in FIG. When the command bucket is a write request, write data following the command bucket is input from the input / output terminals I OP0 to I OP15.
前記クロック ドライバ 25は外部から供給されるクロック信号 C L K 1を入力して内部クロック信号 CLK 2を生成する。この例では内部 クロック信号 CLK 2は外部クロック信号 C LK 1に対して 2分周さ れている。前記内部クロック信号 C L K 2は、 前記 SDRAMデバイス M0〜M 15及びプロ トコル制御回路 26などに供給され、それらの動 作基準クロック信号とされる。前記 S DRAMデバイス M 0〜M 15の 機能は第 1図で説明した内容と同じである。  The clock driver 25 receives a clock signal CLK1 supplied from the outside and generates an internal clock signal CLK2. In this example, the internal clock signal CLK 2 is divided by two with respect to the external clock signal CLK 1. The internal clock signal CLK2 is supplied to the SDRAM devices M0 to M15, the protocol control circuit 26, and the like, and is used as an operation reference clock signal thereof. The functions of the SDRAM devices M0 to M15 are the same as those described in FIG.
前記タイミングジェネレータ 28は、クロック ドライバ 25から前記 クロヅク信号 CLK 1, C L K 2を入力すると共に、 SDRAMデパイ ス M 0〜M 15への外部データ入出力動作の指示をプロ トコル制御回 路 26から入力して、前記レジスタバッファ RBUF c 0〜: BUF c 15及び入出力ゲート I OG0〜I OG 15の制御信号を生成する。第 7図において前記制御信号は、 入力制御信号 ø 10W、 ラッチ制御信号 10 - 1 W, 10— 2W, ø 10 - 3 W, 010— 4 W、 ゲート出 力信号 1 1 W、 ゲート出力信号 13 R,ラツチ制御信号 ø 12 R、 ゲート出力信号 12— 1R, ^ 12 - 2 R, 012— 3R, 012— 4Rとされる。 特に、 プロ トコル制御回路 26は、 入出力端子 I OP 0 〜 I 0 P 15から供給されるコマンドパケッ トを常に監視しなければ ならないため、スタンバイ状態でもレジス夕バッファ R B U F c 0〜R BUF c 15は直列 ·並列変換動作を怠ることはない。 The timing generator 28 receives the clock signals CLK1 and CLK2 from the clock driver 25, and inputs an instruction of an external data input / output operation to the SDRAM devices M0 to M15 from the protocol control circuit 26. Then, control signals for the register buffers RBUF c0 to BUF c15 and the input / output gates IOG0 to IOG15 are generated. In FIG. 7, the control signals are an input control signal ø10W, a latch control signal 10-1W, 10-2W, ø10-3W, 010-4W, a gate output signal 11W, a gate output signal 13 R, latch control signal ø12R, gate output signal 12-1R, ^ 12-2R, 012-3R, 012-4R. In particular, since the protocol control circuit 26 must constantly monitor the command packet supplied from the input / output terminals I OP0 to I 0 P15, even in the standby state, the register buffer RBUF c0 to RBUF BUF c 15 does not neglect serial-parallel conversion operation.
前記メモリモジュール M 0 D cも例えば第 4図に示されるようなマ ザ一ボード P CBに適用することができる。特にこの場合、 前記メモリ バス 12はメモリモジュール MO D cの入出力端子 I OP 0〜I OP 15をメモリコントローラ BC〇 NTにイン夕フェースされると共に クロック信号 CLK 1をメモリモジュール MOD cに供給するための 信号線を有すれば充分とされる。 また、 メモリコントローラ BCONT は、 Rambus (ランバス) に代表されるようなプロ 卜コル制御方式でメモ リモジュール MOD cをアクセス制御する機能を有する。換言すれば、 メモリバス 12に RD RAMを実装したメモリモジュールを接続する ことも可能である。  The memory module M 0 Dc can also be applied to, for example, a motherboard PCB as shown in FIG. In particular, in this case, the memory bus 12 connects the input / output terminals I OP0 to I OP 15 of the memory module MOD c to the memory controller BC〇NT and supplies the clock signal CLK 1 to the memory module MOD c. It is sufficient if there is a signal line for this. In addition, the memory controller BCONT has a function of controlling access to the memory module MOD c by a protocol control method represented by Rambus. In other words, it is also possible to connect a memory module on which the RD RAM is mounted to the memory bus 12.
第 8図にはメモリモジュール MO D cのアクセス動作タイ ミングの 一例が示される。第 8図において、 メモリコントロ一ラ BCONTは、 時刻 t 0〜t 1の期間にモジュールライ トコマンドのようなコマン ド バケツ トをクロック信号 C L K 1に同期してメモリバス 12に出力す る。 その後、 規定のタイ ミングに従って時刻 t 2 ~ t 3の期間にクロヅ ク信号 C L K 1に同期してモジュール書き込みデ一夕をメモリバス 1 2に出力する。  FIG. 8 shows an example of the access operation timing of the memory module MODc. In FIG. 8, the memory controller BCONT outputs a command bucket such as a module write command to the memory bus 12 in synchronization with the clock signal CLK1 during a period from time t0 to time t1. After that, the module writing data is output to the memory bus 12 in synchronization with the clock signal CLK1 during the period from time t2 to time t3 according to the prescribed timing.
プロ トコル制御方式によるアクセスをサボ一トするメモリモジユー ル MO D cは、 メモリバス 12上のコマンドパケヅ トを監視する。すな わち、入出力端子 I OP 0〜I OP 15から供給される情報をレジス夕 バッファ RBUF c O〜RBUF c 15で並列信号に変換し、コマンド バス 29を介してプロ トコル制御回路 26に供給している。プロ トコル 制御回路 26は、 それによつて与えられる情報を解読し、 自らのァクセ スが指定されたかを判定する。 コマンドパケヅ トには、 メモリアクセス モードを指定する情報と共にロウァドレス及びカラムァドレス情報な どメモリサイクルに必要なアクセス制御情報が含まれている。 The memory module MODc that supports access according to the protocol control method monitors a command packet on the memory bus 12. That is, the information supplied from the input / output terminals IOP0 to IOP15 is converted into parallel signals by the register buffers RBUFcO to RBUFc15 and sent to the protocol control circuit 26 via the command bus 29. Supplying. The protocol control circuit 26 decodes the information provided thereby and determines whether its own access has been specified. The command packet includes information for specifying the memory access mode, as well as row address and column address information. Access control information necessary for a memory cycle.
例えば、 プロ トコル制御回路 26が、 前記時刻 t 0~t 1の期間に供 給されたコマンドパケヅ トによりメモリモジュール MO D cの動作が 指示されていることを認識すると、 当該プロ トコル制御回路 26は、 コ マンドバケツ 卜の解読結果に従って、 時刻 t 2に同期させ、 /C S 2 = " L,, 、 /R A S 2 = " L,, 、 / C A S 2 = " H,, 、 /WE = " H,, に よってメモリチップアクティブコマンドとロウアドレス信号 R A iを アクセス制御情報 9 として SDRAMデバイス M0〜M 7に並列的に 出力する。 S D R AMデバイス M 0〜M 7は、 クロック信号 CLK2の 立ち上がりエッジに同期して時刻 t 2に、メモリチヅプアクティブコマ ンドを認識し、 ロウアドレス系の動作を開始する。  For example, when the protocol control circuit 26 recognizes that the operation of the memory module MODc is instructed by the command packet supplied in the period from the time t0 to t1, the protocol control circuit 26 According to the decoding result of the command bucket, synchronizing with time t2, / CS 2 = "L ,,, / RAS 2 =" L ,,, / CAS 2 = "H ,,, / WE =" H, The memory chip active command and the row address signal RAi are output as access control information 9 to the SDRAM devices M0 to M7 in parallel by and. The SDRAM devices M0 to M7 recognize the memory chip active command at time t2 in synchronization with the rising edge of the clock signal CLK2, and start the operation of the row address system.
その後、 プロ トコル制御回路 26は、 前記コマンドバケツ 卜の解読結 果に従って、 時刻 t 4に同期させて、 ZC S 2 = "L"、 /RAS 2 = "H"、 /CAS 2 = "L"、 /WE二 "L" と、 カラムァドレス信号 C A iをアクセス制御情報 9として SDRAMデバイス M0〜 M l 5 に並列的に出力する。 このとき、 レジス夕バッファ RBUF c 0〜: RB UF c 15は、メモリコントローラ B CONTが時刻 t 2〜t 3の期間 に直列的に出力した書き込みデ一夕 D(i), D(i+1), D(i+2), D(i+3) を 64ビッ 卜の並列デ一夕に変換し、モジュールデータバス 27に供給 している。 これにより、 S D R AMデバイス M 0〜M 15には、 デ一夕 入出力端子 MD Q 0〜MDQ63を介して 64ビッ トのデ一夕 D(i), D(i+1), D (i+2), D(i+3)が書き込まれる。  Thereafter, the protocol control circuit 26 synchronizes with the time t4 according to the result of the decoding of the command bucket, and sets ZCS 2 = “L”, / RAS 2 = “H”, / CAS 2 = “L” , / WE2 "L" and the column address signal CAi are output in parallel to the SDRAM devices M0 to M15 as access control information 9. At this time, the register buffer RBUF c 0-: RB UF c 15 stores the write data D (i), D (i + 1) that is serially output by the memory controller B CONT during the period from time t2 to t3. ), D (i + 2) and D (i + 3) are converted to a 64-bit parallel data and supplied to the module data bus 27. As a result, the 64-bit data D (i), D (i + 1), D (i) are connected to the SDRAM devices M0 to M15 via the data input / output terminals MDQ0 to MDQ63. +2), D (i + 3) are written.
書き込みの後、第 8図の例では同一ロウアドレスに対するリード動作 が行われる。 即ち、 メモリコントローラ BCONTは、 時刻 t 5〜t 6 に期間にクロック信号 C L K 1に同期して供給されるモジュールリ一 ドコマンドとしてのパケッ トコマンドによってその動作が指示されて いることを認識すると、 当該コマンドバケツ 卜の解読結果に従い、 時刻 t 7に同期させて、 /C S 2 = "L"、 /R A S 1 = "H"、 /CAS 1 = " L "、 /WE = " H " によりメモリチップリードコマンドを出力 すると共に、前記解読結果から得られたカラムァドレス信号 CA jを S DRAMデバイス M0~M 15に並列的に出力する。 SDRAMデバイ ス M 0〜M 15は、 それに応答し、 ク口ック信号 C L K 2の立ち上がり エッジに同期する時刻 t 7に、メモリチップリードコマンドを認識して、 カラムァドレス系の動作を開始する。カラムァドレス系の動作の結果、 時刻 t 8に S D RAMデバイス M 0〜M 15のデータ入出力端子 MD Q 0〜MD Q 63からモジュールデ一夕バス 27にリードデータ D(j), D(j+1), D(j+2), D(j+3)が並列的に出力される。 この出力動作に同 期して、 プロ トコル制御回路 26は、 前記レジス夕バッファ RBUF c 0〜RBUF c 15にリードデ一夕 D(j), D(j+1), D(j+2), D(j+3) の並列 .直列変換動作を指示する。 これにより、 モジュールデータバス 27上の並列デ一夕 D(j), D(j+1), D(j+2), D ( j+3)は 16ビッ トづ つ入出力端子 I OP 0〜I OP 15から直列的に出力される。この出力 動作は、 前記ダブルデー夕レート形式と同じように、 クロック信号 CL K 1の立ち上がりエッジ及び立ち下がりエッジの双方に同期して行わ れる。 After writing, in the example of FIG. 8, a read operation is performed for the same row address. That is, the operation of the memory controller BCONT is instructed by a packet command as a module read command supplied in synchronization with the clock signal CLK1 during the period from time t5 to t6. When the command packet is recognized, the / CS 2 = "L", / RAS 1 = "H", / CAS 1 = "L", / WE = The memory chip read command is output by "H", and the column address signal CAj obtained from the decoding result is output in parallel to the SDRAM devices M0 to M15. In response, the SDRAM devices M0 to M15 recognize the memory chip read command at time t7 synchronized with the rising edge of the clock signal CLK2 and start the operation of the column address system. As a result of the column address operation, the read data D (j) and D (j) are read from the data input / output terminals MD Q 0 to MD Q 63 of the SD RAM devices M 0 to M 15 to the module data bus 27 at time t 8. +1), D (j + 2), and D (j + 3) are output in parallel. In synchronization with this output operation, the protocol control circuit 26 reads the data D (j), D (j + 1), D (j + 2), and D (j + 1) into the register buffers RBUF c0 to RBUF c15. Instruct (j + 3) parallel / serial conversion operation. As a result, the parallel data D (j), D (j + 1), D (j + 2), and D (j + 3) on the module data bus 27 are input / output terminals I OP 0 II OP15 output in series. This output operation is performed in synchronization with both the rising edge and the falling edge of the clock signal CLK1, as in the double data rate format.
このように、 上記メモリモジュール MOD cは、 デ一夕の直列 '並列 Thus, the above memory module MOD c
/並列 ·直列変換機構を構成するレジス夕バッファ RBUF c 0〜RB U F c 15とプロ トコル制御回路 26等を有するプロ トコルコンバー 夕 23を含むから、 RD RAMの代わりに S D RAMデバイスを用いて Rambus (ランバス) に準拠するようなアクセスプロ トコルをサポートす ることができる。上記以外のメモリ仕様とモジュール仕様の組み合わせ についても同様に実現することが可能である。 したがって、 メモリモジ ユール MOD cに実装する S D RAMデバイスのような半導体記憶装 置毎に、 プロ トコルデコーダや内外の位相同期の為の P L L、 D L Lな どの複雑な制御手段を搭載する必要はない。 よって、 EDODRAM, SDRAM, RDRAM, Syclink D R AMなど多種の半導体記憶装置 を品種展開しなくとも、外部とのィン夕フェース仕様の異なる種々のメ モリモジュールを容易に提供することができる。 これは、 各種仕様のメ モリモジュールの為の半導体メモリを開発するコス トを削減可能にす る。 / Parallel · Resistance buffer RBUF c 0 to RB UF c 15 that constitutes a serial conversion mechanism and a protocol converter 23 having a protocol control circuit 26, etc. It can support an access protocol that conforms to (Lanbus). Other combinations of memory specifications and module specifications can be implemented in the same way. Therefore, the memory module There is no need to install a complex control means such as a protocol decoder, PLL for internal and external phase synchronization, and DLL for each semiconductor storage device such as an SD RAM device mounted on Yule MOD c. Therefore, various types of memory modules having different interface specifications with the outside can be easily provided without having to develop various types of semiconductor memory devices such as EDODRAM, SDRAM, RDRAM, and Syclink DRAM. This can reduce the cost of developing semiconductor memories for memory modules of various specifications.
また、 データの直列 ·並列/並列 ·直列変換機構を構成するレジス夕 バッファ RBUF c 0〜RBUF c l 5とプロ トコル制御回路 2 6等 を有するプロ トコルコンバータ 23は、 S DRAMデバイス M0〜M 1 5とは別の半導体集積回路で形成することができる。プロ トコルコンパ —夕 23は、 S D RAMデバイス M 0〜M 1 5とは異なるプロセスで形 成できるため、 より高速の CMO S論理プロセス、 バイポーラプロセス、 化合物半導体プロセスなど、マザ一ボー P CBのメモリバス上でのデ —夕伝送に最適な半導体プロセスを使用することができる。  In addition, a protocol converter 23 having a resistive buffer RBUF c0 to RBUF cl5 constituting a data serial / parallel / parallel / serial conversion mechanism, a protocol control circuit 26, and the like is an S DRAM device M0 to M15. It can be formed by a different semiconductor integrated circuit. Protocol Comparator — Even 23 can be formed by a process different from SD RAM devices M0-M15, so that mother-to-baud PCB memory buses such as faster CMOS logic processes, bipolar processes, and compound semiconductor processes The above-mentioned-the most suitable semiconductor process for the evening transmission can be used.
《速度変換アダプタ》  《Speed conversion adapter》
前記速度変換技術はメモリバス上にも適用することができる。例えば、 第 9図に例示されるように、メモリコントローラ B CONTとメモリノ、' ス 1 2との接続を速度変換アダプタ 30を介して行う。速度変換ァダプ 夕 30は、 前記コンバータ 3 , 4と同じようにレジス夕バッファを用い た速度変換手段を備える。メモリコントロ一ラ B CONTと速度変換ァ ダブ夕 30との間は 1 6ビッ トのデ一夕バス 3 1に接続される。速度変 換アダプタ 3 0はデータバス 3 1に直列的に伝達される 1 6ビッ トの データを 32ビッ トのデ一夕サイズに並列変換して 32ビッ トのデ一 夕バス 32に供給し、デ一夕バス 32の 32ビッ トデ一夕を 1 6ビッ ト に直列変換してデータバス 31に直列的に伝達する。デ一夕バス 32に は例えば前記メモリモジュール M 0 D aが複数個結合されている。 メモリコントロ一ラ B C ONTの動作周波数(4 X f MH z )はメモ リモジュール MOD a )〜 MOD a(n)の動作周波数 (2 x fMHz) の 2倍とされる。前述の説明から明らかなように、 メモリモジュール M 0 D aに搭載されている 31)1 八1^デバィス1^0〜1^7の2倍の周波 数でメモリモジュール MOD aの入出力動作が行われる。従って、 図 9 の例では、メモリコントローラ B CON Tの入出力の動作周波数は S D RAMデバィスM0~M7の動作周波数 (f)の 4倍になる。 このよう なシステム構成により、メモリコントローラ B C ON Tは高速に動作す るが、 そのビン数を減らすことができる。 The speed conversion technique can also be applied on a memory bus. For example, as illustrated in FIG. 9, the connection between the memory controller B CONT and the memory controller 12 is performed via the speed conversion adapter 30. The speed conversion adapter 30 includes a speed conversion unit using a resister buffer as in the converters 3 and 4. A 16-bit data bus 31 is connected between the memory controller B CONT and the speed conversion adapter 30. The speed conversion adapter 30 converts the 16-bit data serially transmitted to the data bus 31 into a 32-bit data size in parallel and supplies the data to the 32-bit data bus 32. 16-bit 32-bit data bus for 32 night bus And serially transmitted to the data bus 31. For example, a plurality of the memory modules M 0 Da are connected to the data bus 32. The operating frequency (4 × f MHz) of the memory controller BC ONT is set to be twice the operating frequency (2 × fMHz) of the memory modules MODa) to MODa (n). As is clear from the above description, the input / output operation of the memory module MOD a is performed at twice the frequency of the 31) device 1 ^ 0 to 1 ^ 7 mounted on the memory module M0Da. Done. Therefore, in the example of FIG. 9, the operating frequency of the input / output of the memory controller B CONT is four times the operating frequency (f) of the SD RAM devices M0 to M7. With such a system configuration, the memory controller BC ONT operates at high speed, but the number of bins can be reduced.
第 10図の例はメモリバス 12の間に速度変換アダプタ 30を介在 させた例であり、前段のメモリバス 12 Bは 16ビッ トのデ一夕バス 3 1を備え、後段のメモリバス 12 Aは 32ビッ トのデ一夕バス 32を備 える。速度変換アダプタ 30の機能は第 9図と同じである。前段のメモ リバス 12 Bには前記メモリモジュール MOD aが複数個結合されて いる。前記メモリバス 12 Bにはメモリモジュール MO D a aとメモリ デバイス MEMが結合されている。メモリモジュール MOD a aは前記 メモリモジュール MOD aに対して入出力データが 16ビッ トにされ た点が相違される。メモリデバイス MEMはデ一夕入出力ビッ ト数が 1 6ビッ トの SDRAM等の半導体メモリである。  The example of FIG. 10 is an example in which a speed conversion adapter 30 is interposed between the memory buses 12, and the preceding memory bus 12B has a 16-bit data bus 31 and the succeeding memory bus 12A. Is equipped with a 32-bit overnight bus 32. The function of the speed conversion adapter 30 is the same as in FIG. A plurality of the memory modules MODa are connected to the memory bus 12B in the preceding stage. A memory module MODa and a memory device MEM are coupled to the memory bus 12B. The memory module MOD aa is different from the memory module MOD a in that input / output data is set to 16 bits. The memory device MEM is a semiconductor memory such as SDRAM that has a 16-bit data input / output bit rate.
このシステム構成によれば、小容量だが高速に動作するメモリチップ やメモリモジュールをメモリバス 12 Bに接続し、大容量だが速度の遅 いメモリモジュールをメモリバス 12 Aに接続して、システムに最適な 性能 (アクセス速度、 メモリ容量) を達成することができる。  According to this system configuration, a small-capacity but high-speed memory chip or memory module is connected to the memory bus 12B, and a large-capacity but slow-speed memory module is connected to the memory bus 12A. Performance (access speed, memory capacity) can be achieved.
前記速度変換アダプタ 30を採用したシステムは、 MOD b, MOD cなどその他のメモリモジュールにも適用できることは言うまでもな い。 The system employing the speed conversion adapter 30 is MOD b, MOD It goes without saying that it can be applied to other memory modules such as c.
《メモリモジュールの外部ィン夕フエ一ス方式》  《External memory type of memory module》
第 1 1図には外部ィン夕フェースを光で行うようにしたメモリモジ ユールの一例が示される。第 1 1図に示されるメモリモジュール MOD dは第 1図のメモリモジュール MO D aに対して外部ィン夕フェース 信号を光とした点が相違される。 すなわち、 前記コンバータ 3, 4、 ク ロヅク ドライバ 5及び制御信号バッファ 6の外部ィン夕フェース部分 に光電変換回路 3 L, 4 L , 5 L, 6 Lが配置されている。 前記光電変 換回路 3 L , 4 L , 5 L, 6 Lは、 ハーフミラ一 40を介して光バス 4 1に接続される。 8 Lはアクセス制御情報 8を伝達する光ファイバ、 L DQ 0〜: LDQ 7はデ一夕を伝達する光ファイバ、 L C L Kはクロック 信号 CLK 1を伝達する光ファイバである。  FIG. 11 shows an example of a memory module in which the external interface is operated by light. The memory module MOD d shown in FIG. 11 differs from the memory module MO Da of FIG. 1 in that an external interface signal is used as light. That is, photoelectric conversion circuits 3 L, 4 L, 5 L, and 6 L are arranged on the external interface of the converters 3 and 4, the clock driver 5, and the control signal buffer 6. The photoelectric conversion circuits 3L, 4L, 5L, and 6L are connected to the optical bus 41 via a half mirror 40. 8 L is an optical fiber for transmitting access control information 8, LDQ 0 to: LDQ 7 is an optical fiber for transmitting data, and LCLK is an optical fiber for transmitting a clock signal CLK 1.
光電変換回路 3 AL, 4 Lはピンフォ トダイォード有する光レシーバ と、 フォトダイオードを有する光トランスミッ夕とを有する。光電変換 回路 5 L, 6 Lはピンフォ トダイォード有する光レシーバを備える。尚、 第 1図と同一回路プロックには同一符号を付してその詳細な説明は省 略する。  Each of the photoelectric conversion circuits 3AL and 4L has an optical receiver having a pin photodiode and an optical transmitter having a photodiode. Each of the photoelectric conversion circuits 5L and 6L has an optical receiver having a pin photodiode. The same circuit blocks as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第 1 2図にはメモリモジュール MOD dを用いたシステム構成例が 示される。前記メモリコントローラ B CON Tと光バス 4 1との接続は 入出力アダプタ 42を介して行われる。入出力アダプタ 42は、 前述と 同様の速度変換機能を有するコンバータと光電変換回路の機能を有す る。 メモリモジュール MOD dへのデ一夕書き込みに際しては、 入出力 アダプタ 42から送られる光信号の一部を所定のメモリモジュール M OD dに取り込む。メモリモジュール MOD dからのデ一夕読み出しに 際しては、メモリモジュール MOD dからの光をハーフミラー 40で反 射させて入出力アダプタ 4 2の送信する。 FIG. 12 shows an example of a system configuration using the memory module MOD d. The connection between the memory controller B CONT and the optical bus 41 is made via an input / output adapter 42. The input / output adapter 42 has a function of a converter having the same speed conversion function as that described above and a function of a photoelectric conversion circuit. When writing data to the memory module MOD d overnight, a part of the optical signal sent from the input / output adapter 42 is taken into a predetermined memory module MOD d. When reading data from the memory module MOD d overnight, the light from the memory module MOD d is reflected by the half mirror 40. And I / O adapter 42 sends.
ハーフミラー 4 0は、この例のようにメモリモジュール M O D d上に 搭載しなくとも、 マザーボ一ド上に設置して、 反射した光がメモリモジ ユール内の光電変換回路の受光/発光部分に照射されるように配置し てもよい。 また、 プロセッサボード上の光の伝送媒体としては、 光ファ イノ 4 1でも良いが、コンビュ一夕の主記憶のように伝送距離が短く、 光の強度の劣化が問題ない場合には、 空中を伝送させてもよい。  Even if the half mirror 40 is not mounted on the memory module MOD d as in this example, it is installed on the motherboard, and the reflected light irradiates the light receiving / emitting part of the photoelectric conversion circuit in the memory module. May be arranged so that The optical transmission medium on the processor board may be an optical fin 41, but if the transmission distance is short and the deterioration of the light intensity is not a problem as in the main memory of the Convenience Store, the air may be transmitted through the air. It may be transmitted.
このように、 プロセッサボード上を光で伝送した場合、 光は電気に比 ベて信号の減衰や劣化が少ないため従来の電気によるバス接続に比べ て飛躍的に多数のメモリモジュール M O D dを実装することが可能に なる。 また、 光同士は相互干渉がなく、 また、 他の電気信号との間の干 渉もないため、 メモリバスから他の信号にノィズが載ったり、 あるいは 逆に、他の信号からノィズを受けて誤動作するような危険性を少なくす ることができる。 また、従来のバスではマザ一ボ一ド上の配線のィンダ クタンスがアンテナのように働き、電磁波を外部に放出する問題が起き やすかつたが、 光伝送とすることにより、 そうした問題も回避すること ができる。  In this way, when light is transmitted on the processor board, light is less attenuated and degraded than light, so that a much larger number of memory modules MOD d are mounted compared to conventional electric bus connections. It becomes possible. In addition, since light does not interfere with each other and does not interfere with other electric signals, noise is applied to other signals from the memory bus, or conversely, noise is received from other signals. The risk of malfunctioning can be reduced. In addition, in conventional buses, the inductance of the wiring on the motherboard acts like an antenna, and the problem of emitting electromagnetic waves to the outside tends to occur.However, such problems can be avoided by using optical transmission. be able to.
第 1 3図には外部ィン夕フエースを多値変調信号で行うようにした メモリモジュールの一例が示される。第 1 3図に示されるメモリモジュ ール M O D eは第 1図のメモリモジュール M O D aに対して外部ィン 夕フェース信号を多値変調信号とした点が相違される。 すなわち、 前記 コンパ一夕 3, 4の外部イ ン夕フェース部分に多値変復調回路 3 S, 4 Sが配置されている。多値変復調方式には例えば Q P S K等を採用でき る。メモリバス 5 1に含まれるデ一夕バス S D Q 0〜S D Q 1 5には多 値変調信号が伝送される。 これにより、 各半導体記憶装置毎に、 変復調 の為の複雑な信号処理回路を設ける必要はない。 尚、 第 1図と同一回路 プロックには同一符号を付してその詳細な説明は省略する。 FIG. 13 shows an example of a memory module in which an external interface is performed by a multi-level modulation signal. The memory module MODe shown in FIG. 13 is different from the memory module MODa in FIG. 1 in that an external interface signal is a multilevel modulation signal. That is, multi-level modulation / demodulation circuits 3S and 4S are arranged in the external interface portions of the components 3 and 4. For example, QPSK can be adopted as the multi-level modulation / demodulation method. The multi-level modulation signal is transmitted to the data buses SDQ 0 to SDQ 15 included in the memory bus 51. Thus, it is not necessary to provide a complicated signal processing circuit for modulation and demodulation in each semiconductor memory device. The same circuit as Fig. 1 The blocks are denoted by the same reference numerals, and detailed description thereof is omitted.
第 14図にはメモリモジュール MOD eを用いたシステム構成例が 示される。前記メモリコントローラ B CON Tとメモリバス 5 1との接 続は入出力アダプタ 5 2を介して行われる。入出力アダプタ 5 2は、 前 述と同様の速度変換機能を有するコンバータと多値変復調回路の機能 を有する。メモリモジュール MOD eへのデ一夕書き込みに際しては、 入出力アダプタ 5 2から送られる変調信号は多値変復調回路 3 S, 4 S で復調されてコンバータに取り込まれる。メモリモジュール MOD eか らのデ一夕読み出しに際しては、 コンパ一夕 3, 4の出力が多値変復調 回路 3 S, 4 Sで変調されてメモリバス 5 1に供給される。  FIG. 14 shows an example of a system configuration using the memory module MOD e. The connection between the memory controller B CONT and the memory bus 51 is made via an input / output adapter 52. The input / output adapter 52 has a converter having the same speed conversion function and a multilevel modulation / demodulation circuit function as described above. When data is written to the memory module MOD e, the modulation signal sent from the input / output adapter 52 is demodulated by the multi-level modulation / demodulation circuits 3 S and 4 S and is taken into the converter. When reading data from the memory module MOD e, the outputs of the comparators 3 and 4 are modulated by the multi-level modulation / demodulation circuits 3 S and 4 S and supplied to the memory bus 51.
マザ—ボ—ド上を多値変調信号でデ一夕伝送した場合、通常のデジ夕 ル信号に比べて伝送信号の周波数スぺク トラムを狭めることが可能と なる。例えば正弦波に近い伝送波形を用いることも可能になる。 したが つて、 同じメモリバスを用いても、 波形制御がやり易くなり高い周波数 まで伝送することが可能となる。  When the multi-level modulation signal is transmitted over the motherboard in a single-stage manner, the frequency spectrum of the transmission signal can be narrowed as compared with a normal digital signal. For example, a transmission waveform close to a sine wave can be used. Therefore, even if the same memory bus is used, waveform control becomes easier and transmission to higher frequencies is possible.
《コンパ一夕と冗長メモリデバイス》  《Comparator and redundant memory device》
第 1 5図には冗長メモリデバイスを有するメモリモジュール MOD f の一例が示される。基本的な構成は第 1図と同じであり、 1個の SD R AMデバイス M 8を余計に搭載している。 そして、 9個の SDRAM デバイス M 0〜M 8の内のどの 8個を前記モジュールデータバス 7 L, 7 Hに接続するかを選択するセレクタ 6 1が設けられ、前記セレクタ 6 1による選択動作を決定する為の救済ァドレス情報が設定される冗長 プログラム回路 60及び救済ァドレス判定回路 6 2が設けられている。 冗長プログラム回路 60は、 救済すべきァドレス (不良ビッ トのァドレ ス)情報がプログラマブルに設定されると共に、 その救済アドレスにお いて不良を有する S D RAMデバイスの番号情報(Νο.0〜Νο·7)がプロ グラマブルに設定される。一つの不良ァドレスに対して不良 SDRAM デバイスの数は 1個に制限される。冗長プログラム回路 6 0はヒューズ プログラム回路又は電気的に書き込み可能な揮発性半導体メモリによ つて構成することができる。 FIG. 15 shows an example of a memory module MOD f having a redundant memory device. The basic configuration is the same as that of Fig. 1, and one SDRAM device M8 is additionally mounted. A selector 61 is provided for selecting which of the nine SDRAM devices M0 to M8 is to be connected to the module data bus 7L, 7H. A redundancy program circuit 60 in which relief address information for determination is set and a relief address determination circuit 62 are provided. The redundant program circuit 60 is configured to program the address to be rescued (address of the defective bit) in a programmable manner, and to provide the number information (Νο.0 to Νο · 7) of the SD RAM device having a defect at the rescue address. ) Is a professional Set to glamble. The number of bad SDRAM devices per bad address is limited to one. The redundant program circuit 60 can be constituted by a fuse program circuit or an electrically writable volatile semiconductor memory.
前記救済ァドレス判定回路 6 2は、制御信号バッファ 6に供給される ァドレス情報 Ad d r e s s - 1 と前記冗長プログラム回路 6 0に設 定された救済すべきァドレスとを比較する。比較結果が一致の場合には、 当該救済すべきァドレスと対の不良 S D RAMデバイスの番号に相当 する SDRAMデバイスをセレクタ 6 1によってコンバータ 3, 4から 切り離し、これに代えて SDRAMデバイス M 8がセレクタ 6 1によつ てコンバータ 3, 4に接続される。前記セレクタ 6 1、 冗長プログラム 回路 6 0、 救済ァドレス判定回路 6 2、 コンバータ 3, 4、 及び第 1 5 図には図示を省略したクロック ドライバ 5は、 1個の半導体集積回路化 されている。その他の構成は第 1図と同じであるからその詳細な説明は 省略する。  The rescue address determination circuit 62 compares the address information Adresss-1 supplied to the control signal buffer 6 with the address to be rescue set in the redundant program circuit 60. If the comparison result is a match, the SDRAM device corresponding to the address of the address to be remedied and the defective SDRAM device pair is separated from the converters 3 and 4 by the selector 61, and the SDRAM device M8 is replaced by the selector. 6 Connected to converters 3 and 4 by 1. The selector 61, the redundancy program circuit 60, the relief address determination circuit 62, the converters 3 and 4, and the clock driver 5 not shown in FIG. 15 are integrated into one semiconductor integrated circuit. The other configuration is the same as that of FIG. 1, and a detailed description thereof will be omitted.
前記冗長プログラム回路 6 0の初期状態においてセレクタ 6 1によ る選択状態は第 1 6図のようにされる。 SDRAMデバイス M0〜M7 の不良ァドレスと不良デバイス番号に応じて冗長プログラム回路 6 0 がプログラムされる。例えば、 第 1 7図に例示されるように、 あるァク セスァドレスに関する不良 SDRAMデバイスが M4であるとき、セレ クタ 6 1は当該 S DRAMデバイス M4をモジュールデ一夕バス 7 L から切り離し、これに代えて S DRAMデバイス M 8をモジュールデー 夕バス Ί Lに接続する。  In the initial state of the redundancy program circuit 60, the selection state by the selector 61 is as shown in FIG. The redundancy program circuit 60 is programmed according to the defective addresses and the defective device numbers of the SDRAM devices M0 to M7. For example, as shown in FIG. 17, when the defective SDRAM device related to a certain access address is M4, the selector 61 disconnects the SDRAM device M4 from the module bus 7L, and Instead, connect the SDRAM device M8 to the module data bus ΊL.
これにより、不良のメモリチップを用いてメモリモジュールの良品を 提供できる。これらはメモリチップの入出力がそのままモジュールの入 出力端子に接続されている従来のメモリモジュールでは実現できない。 《コンパ一夕と E C C》 This makes it possible to provide a good memory module using a defective memory chip. These cannot be realized by the conventional memory module in which the input / output of the memory chip is directly connected to the input / output terminal of the module. 《Compa overnight and ECC》
第 18図には ECC回路を有するメモリモジュールの一例が示され る。基本的な構成は第 1図と同じであり、 ECC回路 70と SDRAM デバイス M 8を余計に搭載している。 E C C回路はコンバータ 3, 4と モジュールデ一夕バスとの間に配置される。 ECC回路は、 コンバータ 3 , 4を通って並列化された 64ビッ トのデ一夕に対する誤り訂正コー ドを生成する。生成された誤り訂正コードは S DRAMデバイス M 8に 格納される。 読出し動作時において、 ECC回路 70は、 SDRAMデ バイス M 8から読出された前記誤り訂正コードを用いて、前記 SDR A Mデバイス M 0〜M 7から読出されたデータの誤り検出及び訂正を行 い、 その結果をコンバータ 3, 4に与える。  FIG. 18 shows an example of a memory module having an ECC circuit. The basic configuration is the same as that of Fig. 1, except that an extra ECC circuit 70 and SDRAM device M8 are mounted. The ECC circuit is placed between converters 3 and 4 and the module bus. The ECC circuit generates an error correction code for the 64-bit data parallelized through the converters 3 and 4. The generated error correction code is stored in the SDRAM device M8. At the time of the read operation, the ECC circuit 70 detects and corrects data read from the SDRAM devices M0 to M7 using the error correction code read from the SDRAM device M8, The result is given to converters 3 and 4.
これにより、信頼性の高いメモリモジュールを提供することができる。 これらはメモリチップの入出力がそのままモジュールの入出力端子に 接続されている従来のメモリモジュールでは実現できない。  Thereby, a highly reliable memory module can be provided. These cannot be realized by the conventional memory module in which the input / output of the memory chip is directly connected to the input / output terminal of the module.
以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが、 本発明はそれに限定されるものではなく、 その要旨を逸脱し ない範囲において種々変更可能であることは言うまでもない。例えばメ モリモジュールに利用する半導体記憶装置それ自体の種類は上記の例 に限定されず適宜変更可能である。メモリモジュールの入出力端子のビ ッ ト数、メモリモジュールに実装する半導体記憶装置の数も適宜変更可 能である。 また、 マザ一ボ一ド上の入出力ィン夕ーフェースは CMOS、 GTL (Gunning Transceiver Logic) T T L等の何れの形式であつ ても本発明は適用可能である。 S S T L (Stub Series Terminated Transceiver Logic) イン夕一フェースの場合にはモジュールの入出力 端子とコンパ一夕 3, 4との間にスタブ抵抗を配すればよい。 産業上の利用可能性 Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited thereto, and it is needless to say that various modifications can be made without departing from the gist of the invention. . For example, the type of the semiconductor memory device itself used for the memory module is not limited to the above example and can be changed as appropriate. The number of input / output terminals of the memory module and the number of semiconductor memory devices mounted on the memory module can be changed as appropriate. The present invention is applicable to any type of input / output interface on the motherboard such as CMOS, GTL (Gunning Transceiver Logic) TTL, and the like. In the case of the SSTL (Stub Series Terminated Transceiver Logic) interface, a stub resistor may be placed between the input / output terminals of the module and the components 3 and 4. Industrial applicability
本発明は、パーソナルコンピュータやワークステーションのメモリモ ジュールなどに広く適用することができる。  The present invention can be widely applied to memory modules of personal computers and workstations.

Claims

請 求 の 範 囲 The scope of the claims
1 .配線基板と、前記配線基板に設けられた複数個の半導体記憶装置と、 並列動作される前記複数個の半導体記憶装置のデ一夕入出力端子が 個別に接続されるデータバスと、前記配線基板に設けられた複数個の 外部データ入出力端子と、前記デ一夕バスから前記データ入出力端子 に与えるデータを保持し、 また、 前記デ一夕入出力端子から前記デ一 夕バスに与えるデータを保持するレジス夕バッファと、を含んで成る ものであることを特徴とするメモリモジュール。 1. a wiring board, a plurality of semiconductor memory devices provided on the wiring board, and a data bus to which data input / output terminals of the plurality of semiconductor memory devices operated in parallel are individually connected; A plurality of external data input / output terminals provided on the wiring board, and data to be supplied from the data bus to the data input / output terminal are held, and from the data input / output terminal to the data bus. A memory module, comprising: a register buffer for holding given data.
2 .前記データバスのビッ ト数 mは前記外部データ入出力端子のビッ ト 数 nの整数倍であることを特徴とする請求の範囲第 1項に記載のメ モリモジュール。 2. The memory module according to claim 1, wherein the number m of bits of the data bus is an integral multiple of the number n of bits of the external data input / output terminal.
3 .前記複数個の半導体記憶装置は外部から供給されるク口ック信号に 同期動作され、前記外部データ入出力端子からのデータ入出力動作周 波数 f 1は前記半導体集積回路のデータ入出力動作周波数 f 2より も高く、前記並列動作される複数個の半導体集積回路と前記データバ スとの間での最高データ転送レー卜 n X f 2と前記外部デ一夕入出 力端子を介する入出力動作の最高データ転送レート m x f 1 とが実 質的に等しいことを特徴とする請求の範囲第 2項に記載のメモリモ ジュール。  3. The plurality of semiconductor memory devices are operated in synchronization with a clock signal supplied from outside, and the data input / output operation frequency f 1 from the external data input / output terminal is the data input / output of the semiconductor integrated circuit. The maximum data transfer rate between the plurality of semiconductor integrated circuits operated in parallel and the data bus higher than the operating frequency f2, and the input / output via the external data input / output terminal and the maximum data transfer rate nXf2 3. The memory module according to claim 2, wherein the maximum data transfer rate mxf 1 of the operation is substantially equal.
4 .前記データバスに接続されて並列動作される複数個の半導体記憶装 置を複数組有し、前記複数組の中の一組の半導体記憶装置が選択的に 動作可能にされて成るものであることを特徴とする請求の範囲第 3 項に記載のメモリモジュール。  4. A plurality of sets of a plurality of semiconductor storage devices connected to the data bus and operated in parallel, wherein one set of the plurality of semiconductor storage devices is selectively enabled to operate. 4. The memory module according to claim 3, wherein:
5 . 予備の半導体記憶装置と、 欠陥のある半導体記憶装置を前記予備の 半導体記憶装置に選択的に置き換える救済手段とを更に含んで成る ものであることを特徴とする請求の範囲第 4項に記載のメモリモジ ュ一ル。 5. A spare semiconductor memory device, and rescue means for selectively replacing a defective semiconductor memory device with the spare semiconductor memory device. 5. The memory module according to claim 4, wherein the memory module is a memory module.
. マイクロプロセッサと、 マイクロプロセッサに結合されメモリバス を制御するメモリコントローラと、前記メモリバスに結合されたメモ リモジュールと、 を含んで成り、 A microprocessor, a memory controller coupled to the microprocessor for controlling a memory bus, and a memory module coupled to the memory bus;
上記メモリモジュールは、 配線基板と、 前記配線基板に設けられた 複数個の半導体記憶装置と、並列動作される前記複数個の半導体記憶 装置のデータ入出力端子が個別に接続されるデータバスと、前記配線 基板に設けられた複数個の外部データ入出力端子と、前記データバス から前記データ入出力端子に与えるデ一夕を一時的に保持し、 また、 前記データ入出力端子から前記データバスに与えるデ一夕を一時的 に保持するレジス夕バッファと、を含んで成るものであることを特徴 とするデータ処理システム。  The memory module includes: a wiring board; a plurality of semiconductor memory devices provided on the wiring board; and a data bus to which data input / output terminals of the plurality of semiconductor memory devices operated in parallel are individually connected; A plurality of external data input / output terminals provided on the wiring board, and temporarily hold data supplied from the data bus to the data input / output terminals; A data processing system, comprising: a register buffer for temporarily storing the given data.
. 配線基板と、 前記配線基板に設けられ外部からのクロック信号に同 期動作される複数個の半導体記憶装置と、並列動作される前記複数個 の半導体記憶装置のデータ入出力端子が個別に接続されるデ一夕バ スと、 前記配線基板に設けられた複数個の外部端子と、 前記デ一夕バ スから前記外部端子に与えるデ一夕を所定ビッ ト数単位で並列から 直列に変換し、前記外部端子から前記デ一夕バスに与えるデータを所 定ビッ ト数単位で直列から並列に変換する速度変換手段と、を含んで 成るものであることを特徴とするメモリモジュール。 . A wiring board, a plurality of semiconductor memory devices provided on the wiring board and operated synchronously with an external clock signal, and data input / output terminals of the plurality of semiconductor memory devices operated in parallel; Data bus, a plurality of external terminals provided on the wiring board, and data supplied from the data bus to the external terminals are converted from parallel to serial in units of a predetermined number of bits. A speed conversion unit for converting data supplied from the external terminal to the data bus from serial to parallel in units of a predetermined number of bits.
.前記速度変換手段は半導体集積回路化されて成るものであることを 特徴とする請求の範囲第 7項に記載のメモリモジュール。  8. The memory module according to claim 7, wherein said speed conversion means is formed as a semiconductor integrated circuit.
.メモリモジュールに対するアクセス制御情報がデータ入出力用とは 異なる専用の外部端子を介して供給されるタイミング制御回路を有 し、 このタイミング制御回路は、 前記アクセス制御情報に基づいて前 記複数個の半導体記憶装置に内部ァドレス信号及び内部アクセス制 御信号を並列的に供給するものであることを特徴とする請求の範囲 第 7項又は第 8項に記載のメモリモジュール。 A timing control circuit for supplying access control information to the memory module via a dedicated external terminal different from that for data input / output; 9. The memory module according to claim 7, wherein an internal address signal and an internal access control signal are supplied in parallel to the plurality of semiconductor memory devices.
0 .メモリモジュールに対するアクセス制御情報がデ一夕入出力用と 兼用された外部端子か^前記速度変換手段を介して供給されるプロ トコル制御回路を有し、 このプロ トコル制御回路は、 前記アクセス制 御情報を解読して内部ァドレス信号及び内部アクセス制御信号を生 成し前記複数個の半導体記憶装置に並列的に供給するものであるこ とを特徴とする請求の範囲第 7項又は第 8項に記載のメモリモジュ ール。  0. a protocol control circuit for supplying access control information to the memory module via an external terminal also used for data input / output or via the speed conversion means, the protocol control circuit comprising: 9. The semiconductor memory device according to claim 7, wherein the control information is decoded to generate an internal address signal and an internal access control signal, and to supply the generated signals to the plurality of semiconductor memory devices in parallel. Memory module as described in.
1 . マイクロプロセッサと、 前記マイクロプロセッサに結合されメモ リバスを制御するメモリコントロ一ラと、前記メモリバスに結合され たメモリモジュールとを含み、  1. A microprocessor, comprising: a memory controller coupled to the microprocessor for controlling a memory bus; and a memory module coupled to the memory bus.
前記メモリコン トローラは、アクセス制御情報とアクセスデータと を前記メモリバスの異なる信号線に伝達して前記メモリモジュール をアクセス制御するものであり、  The memory controller controls access to the memory module by transmitting access control information and access data to different signal lines of the memory bus.
前記メモリモジュールは、 配線基板と、 前記配線基板に設けられ外 部からのクロック信号に同期動作される複数個の半導体記憶装置と、 並列動作される前記複数個の半導体記憶装置のデータ入出力端子が 個別に接続されるデータバスと、前記配線基板に設けられた複数個の 外部端子と、前記データバスから前記外部端子に与えるデータを所定 ビッ ト数単位で並列から直列に変換し、前記外部端子から前記データ バスに与えるデー夕を所定ビッ ト数単位で直列から並列に変換する 速度変換手段と、を含んで成るものであることを特徴とするデータ処 理システム。  The memory module includes: a wiring board; a plurality of semiconductor memory devices provided on the wiring board and operated synchronously with an external clock signal; and data input / output terminals of the plurality of semiconductor memory devices operated in parallel Are individually connected, a plurality of external terminals provided on the wiring board, and data supplied from the data bus to the external terminals are converted from parallel to serial in units of a predetermined number of bits. A data conversion system for converting data supplied from a terminal to the data bus from serial to parallel in units of a predetermined number of bits.
2 . マイクロプロセッサと、 前記マイクロプロセッサに結合されメモ リバスを制御するメモリコントローラと、前記メモリバスに結合され たメモリモジュールとを含み、 2. A microprocessor and a memo coupled to the microprocessor A memory controller that controls the rebus, and a memory module coupled to the memory bus,
前記メモリモジュールは、 配線基板と、 前記配線基板に設けられ外 部からのクロック信号に同期動作される複数個の半導体記憶装置と、 並列動作される前記複数個の半導体記憶装置のデータ入出力端子が 個別に接続されるデータバスと、前記配線基板に設けられた複数個の 外部端子と、前記デ一夕バスから前記外部端子に与えるデータを所定 ビッ ト数単位で並列から直列に変換し、前記外部端子から前記デ一夕 バスに与えるデ一夕を所定ビッ ト数単位で直列から並列に変換する 速度変換手段と、該メモリモジュールに対するアクセス制御情報がデ 一夕入出力用と兼用された外部端子から前記速度変換手段を介して 供給されるプロ トコル制御回路とを有し、  The memory module includes: a wiring board; a plurality of semiconductor storage devices provided on the wiring board and operated in synchronization with an external clock signal; and data input / output terminals of the plurality of semiconductor storage devices operated in parallel And a plurality of external terminals provided on the wiring board, and data supplied from the data bus to the external terminals are converted from parallel to serial in units of a predetermined number of bits. Speed conversion means for converting the data supplied from the external terminal to the data bus from serial to parallel in units of a predetermined number of bits, and access control information for the memory module are also used for data input / output. A protocol control circuit supplied from an external terminal via the speed conversion means,
前記プロ トコル制御回路は、前記アクセス制御情報を解読して内部 ァドレス信号及び内部アクセス制御信号を生成し前記複数個の半導 体記憶装置に並列的に供給するものであり、  The protocol control circuit decodes the access control information, generates an internal address signal and an internal access control signal, and supplies the internal address signal and the internal access control signal to the plurality of semiconductor storage devices in parallel.
前記メモリコントロ一ラは、アクセス制御情報とアクセスデータと を前記メモリバスの共通の信号線に伝達して前記メモリモジュール をアクセス制御するものであることを特徴とするデータ処理システ ム。  The data processing system according to claim 1, wherein the memory controller transmits access control information and access data to a common signal line of the memory bus to control access to the memory module.
1 3 , 前記メモリバスは、 その途中に、 前段から後段に与える情報を所 定ビッ ト数単位で直列から並列に変換し、後段から前段に与える情報 を所定ビッ ト数単位で並列から直列に変換する速度変換アダプタを 有し、前記速度変換アダプタの後段のメモリバスに前記メモリモジュ ールが結合されて成るものであることを特徴とする請求の範囲第 1 2項に記載のデータ処理システム。 13.On the way, the memory bus converts information given from the preceding stage to the succeeding stage from serial to parallel in units of a predetermined number of bits, and converts information given from the succeeding stage to the preceding stage from parallel to serial in units of the prescribed number of bits. 13. The data processing system according to claim 12, further comprising a speed conversion adapter for converting, wherein the memory module is coupled to a memory bus at a subsequent stage of the speed conversion adapter. .
1 4 .前記速度変換アダプタの前段のメモリバスにも前記メモリモージ ユールが結合されて成るものであることを特徴とする請求の範囲第 1 3項に記載のデ一夕処理システム。 14.The memory mode is also connected to the memory bus in front of the speed conversion adapter. 14. The data processing system according to claim 13, wherein the yules are combined.
5 . 前記外部端子から供給される光信号を電気信号に変換し、 前記外 部端子から出力する信号を電気信号から光信号に変換する光電変換 手段を更に備えて成るものであることを特徴とする請求の範囲第 7 項に記載のメモリモジュール。  5. It is characterized by further comprising photoelectric conversion means for converting an optical signal supplied from the external terminal into an electric signal, and converting a signal output from the external terminal from an electric signal to an optical signal. The memory module according to claim 7, wherein
6 . 前記外部端子の一部又は全部から供給される変調信号を復調し、 前記一部又は全部の外部端子から出力する信号を変調する変復調手 段を更に備えて成るものであることを特徴とする請求の範囲第 7項 に記載のメモリモジュール。  6. It is characterized by further comprising a modulation / demodulation means for demodulating a modulation signal supplied from a part or all of the external terminals and modulating a signal output from the part or all of the external terminals. The memory module according to claim 7, wherein
7 .前記速度変換手段の前段又は後段に誤り訂正手段を設けると共に、 前記誤り訂正手段で用いる誤り訂正コードを格納する半導体記憶装 置を設けて成るものであることを特徴とする請求の範囲第 7項に記 載のメモリモジュール。  7. The apparatus according to claim 1, further comprising an error correction means provided before or after said speed conversion means, and a semiconductor storage device for storing an error correction code used in said error correction means. Memory module described in clause 7.
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